From 31b3853558dc6f822dc7cc0f95bbb51fad077989 Mon Sep 17 00:00:00 2001 From: Hugh Date: Mon, 4 Apr 2022 17:10:05 +0200 Subject: [PATCH] added more demuxs --- dataflow_neuro/primitives.act | 39 +- test/unit_tests/buff.v | 685 + test/unit_tests/demux_7/run/prsim.out | 160 +- test/unit_tests/demux_7/run/prsim.pdf | Bin 72918 -> 0 bytes test/unit_tests/demux_7/run/test.prs | 117 +- test/unit_tests/demux_7/test.prsim | 3 + test/unit_tests/demux_bit_7/run/prsim.out | 336 + test/unit_tests/demux_bit_7/run/test.prs | 1692 ++ test/unit_tests/demux_bit_7/test.act | 49 + test/unit_tests/demux_bit_7/test.prsim | 77 + .../fifo_demux_bit_7_fifo/run/prsim.out | 2589 +++ .../fifo_demux_bit_7_fifo/run/test.prs | 13324 ++++++++++++++++ .../unit_tests/fifo_demux_bit_7_fifo/test.act | 60 + .../fifo_demux_bit_7_fifo/test.prsim | 69 + 14 files changed, 19071 insertions(+), 129 deletions(-) create mode 100644 test/unit_tests/buff.v delete mode 100644 test/unit_tests/demux_7/run/prsim.pdf create mode 100644 test/unit_tests/demux_bit_7/run/prsim.out create mode 100644 test/unit_tests/demux_bit_7/run/test.prs create mode 100644 test/unit_tests/demux_bit_7/test.act create mode 100644 test/unit_tests/demux_bit_7/test.prsim create mode 100644 test/unit_tests/fifo_demux_bit_7_fifo/run/prsim.out create mode 100644 test/unit_tests/fifo_demux_bit_7_fifo/run/test.prs create mode 100644 test/unit_tests/fifo_demux_bit_7_fifo/test.act create mode 100644 test/unit_tests/fifo_demux_bit_7_fifo/test.prsim diff --git a/dataflow_neuro/primitives.act b/dataflow_neuro/primitives.act index 15f03dd..b09c997 100644 --- a/dataflow_neuro/primitives.act +++ b/dataflow_neuro/primitives.act @@ -239,6 +239,7 @@ namespace tmpl { OR2_X1 out_or(.a=out1.v, .b=out2.v, .y=_out_v,.vdd=supply.vdd,.vss=supply.vss); A_3C_RB_X4 inack_ctl(.c1=_en,.c2=_in_c_v_,.c3=_out_v,.y=in.a,.pr_B=_reset_BX,.sr_B=_reset_BX,.vdd=supply.vdd,.vss=supply.vss); cond.a = in.a; + cond.v = _in_c_v_; A_1C1P_X1 en_ctl(.c1=in.a,.p1=_out_v,.y=_en,.vdd=supply.vdd,.vss=supply.vss); BUF_X1 reset_buf(.a=reset_B, .y=_reset_BX,.vdd=supply.vdd,.vss=supply.vss); sigbuf<2*N> reset_bufarray(.in=_reset_BX, .out=_reset_BXX); @@ -420,7 +421,6 @@ namespace tmpl { BUF_X1 c_buf_tk_inv(.a=cond_inv_t, .y=_c_tk_buf, .vss = supply.vss, .vdd = supply.vdd); sigbuf c_buf_d_inv(.in=cond_inv_f, .out=_c_d_buf, .supply=supply); ] - vtree vc(.in=in.d,.out=_in_v,.supply=supply); @@ -768,7 +768,44 @@ namespace tmpl { } + export template + defproc demux_bit (avMx1of2 in; avMx1of2 out1; avMx1of2 out2; bool? reset_B; power supply) + { + demux demux(.reset_B = reset_B, .out1=out1, .out2=out2); + in.d.d[CONDITION_BIT].f = demux.cond.d.d[0].f; + in.d.d[CONDITION_BIT].t = demux.cond.d.d[0].t; + + in.v = demux.in.v; + in.a = demux.in.a; + + + (i:0..CONDITION_BIT: + in.d.d[i].f = demux.in.d.d[i].f; + in.d.d[i].t = demux.in.d.d[i].t;) + + (i:CONDITION_BIT..N-1: + in.d.d[i].f = demux.in.d.d[i].f; + in.d.d[i].t = demux.in.d.d[i].t;) + + } + + export template + defproc demux_bit_msb (avMx1of2 in; avMx1of2 out1; avMx1of2 out2; bool? reset_B; power supply) + { + demux demux(.reset_B = reset_B, .out1=out1, .out2=out2); + + in.d.d[N+1].f = demux.cond.d.d[0].f; + in.d.d[N+1].t = demux.cond.d.d[0].t; + + in.v = demux.in.v; + in.a = demux.in.a; + + + (i:0..N: + in.d.d[i].f = demux.in.d.d[i].f; + in.d.d[i].t = demux.in.d.d[i].t;) + } }} diff --git a/test/unit_tests/buff.v b/test/unit_tests/buff.v new file mode 100644 index 0000000..51774c0 --- /dev/null +++ b/test/unit_tests/buff.v @@ -0,0 +1,685 @@ +// +// Verilog module for: BUF_X6<> +// +module _0_0tmpl_0_0dataflow__neuro_0_0BUF__X6(y, a); + output y; + input a; + +// -- signals --- + wire a; + reg y; + reg _y; + +// --- instances +endmodule + +// +// Verilog module for: sigbuf<15> +// +module _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_315_4(in, \out[0] ); + input in; + output \out[0] ; + +// -- signals --- + reg \out[0] ; + wire in; + +// --- instances +_0_0tmpl_0_0dataflow__neuro_0_0BUF__X6 \buf6 (.y(\out[0] ), .a(in)); +endmodule + +// +// Verilog module for: A_3C_RB_X4<> +// +module _0_0tmpl_0_0dataflow__neuro_0_0A__3C__RB__X4(y, c1, c2, c3, pr_B, sr_B); + output y; + input c1; + input c2; + input c3; + input pr_B; + input sr_B; + +// -- signals --- + wire pr_B; + wire c3; + wire c1; + wire sr_B; + wire c2; + reg _y; + reg y; + +// --- instances +endmodule + +// +// Verilog module for: BUF_X4<> +// +module _0_0tmpl_0_0dataflow__neuro_0_0BUF__X4(y, a); + output y; + input a; + +// -- signals --- + reg y; + wire a; + reg _y; + +// --- instances +endmodule + +// +// Verilog module for: INV_X1<> +// +module _0_0tmpl_0_0dataflow__neuro_0_0INV__X1(y, a); + output y; + input a; + +// -- signals --- + reg y; + wire a; + +// --- instances +endmodule + +// +// Verilog module for: A_2C_B_X1<> +// +module _0_0tmpl_0_0dataflow__neuro_0_0A__2C__B__X1(y, c1, c2); + output y; + input c1; + input c2; + +// -- signals --- + wire c2; + wire c1; + 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\in.d.d[14].d[1] ; + output \in.a ; + output \in.v ; + output \out.d.d[0].d[0] ; + output \out.d.d[0].d[1] ; + output \out.d.d[1].d[0] ; + output \out.d.d[1].d[1] ; + output \out.d.d[2].d[0] ; + output \out.d.d[2].d[1] ; + output \out.d.d[3].d[0] ; + output \out.d.d[3].d[1] ; + output \out.d.d[4].d[0] ; + output \out.d.d[4].d[1] ; + output \out.d.d[5].d[0] ; + output \out.d.d[5].d[1] ; + output \out.d.d[6].d[0] ; + output \out.d.d[6].d[1] ; + output \out.d.d[7].d[0] ; + output \out.d.d[7].d[1] ; + output \out.d.d[8].d[0] ; + output \out.d.d[8].d[1] ; + output \out.d.d[9].d[0] ; + output \out.d.d[9].d[1] ; + output \out.d.d[10].d[0] ; + output \out.d.d[10].d[1] ; + output \out.d.d[11].d[0] ; + output \out.d.d[11].d[1] ; + output \out.d.d[12].d[0] ; + output \out.d.d[12].d[1] ; + output \out.d.d[13].d[0] ; + output \out.d.d[13].d[1] ; + output \out.d.d[14].d[0] ; + output \out.d.d[14].d[1] ; + input \out.a ; + input \out.v ; + input reset_B; + +// -- signals --- + wire \in.d.d[9].d[0] ; + reg _out_a_B; + reg \out.d.d[1].d[0] ; + wire \in.d.d[4].d[0] ; + wire \in.d.d[14].d[0] ; + wire \in.d.d[10].d[1] ; + reg \out.d.d[14].d[1] ; + wire \in.d.d[8].d[1] ; + reg \out.d.d[7].d[0] ; + reg \out.d.d[2].d[1] ; + wire \in.d.d[3].d[1] ; + reg \out.d.d[10].d[0] ; + wire \in.d.d[9].d[1] ; + wire \in.d.d[5].d[0] ; + wire \out.v ; + reg \out.d.d[0].d[0] ; + reg \out.d.d[1].d[1] ; + wire \in.d.d[7].d[0] ; + reg \out.d.d[8].d[1] ; + reg \out.d.d[4].d[1] ; + reg _reset_BX; + reg \in.v ; + reg \out.d.d[6].d[0] ; + reg \out.d.d[8].d[0] ; + reg \out.d.d[12].d[0] ; + reg \out.d.d[5].d[0] ; + reg \out.d.d[10].d[1] ; + reg \out.d.d[9].d[1] ; + reg \out.d.d[7].d[1] ; + reg \out.d.d[3].d[0] ; + wire \in.d.d[8].d[0] ; + wire \in.d.d[6].d[0] ; + wire \in.d.d[5].d[1] ; + reg _en; + reg \_out_a_BX_f[0] ; + reg \out.d.d[9].d[0] ; + wire \in.d.d[13].d[1] ; + reg \out.d.d[11].d[0] ; + wire \in.d.d[12].d[0] ; + wire \in.d.d[11].d[0] ; + wire \in.d.d[1].d[1] ; + wire \in.d.d[1].d[0] ; + wire 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.sr_B(_reset_BX)); +_0_0tmpl_0_0dataflow__neuro_0_0sigbuf_315_4 \reset_bufarray (.in(_reset_BX), .\out[0] (\_reset_BXX[0] )); +_0_0tmpl_0_0dataflow__neuro_0_0BUF__X4 \in_v_buf (.y(\in.v ), .a(_in_v)); +_0_0tmpl_0_0dataflow__neuro_0_0INV__X1 \out_a_inv (.y(_out_a_B), .a(\out.a )); +_0_0tmpl_0_0dataflow__neuro_0_0vtree_315_4 \vc (.\in.d[0].d[0] (\in.d.d[0].d[0] ), .\in.d[0].d[1] (\in.d.d[0].d[1] ), .\in.d[1].d[0] (\in.d.d[1].d[0] ), .\in.d[1].d[1] (\in.d.d[1].d[1] ), .\in.d[2].d[0] (\in.d.d[2].d[0] ), .\in.d[2].d[1] (\in.d.d[2].d[1] ), .\in.d[3].d[0] (\in.d.d[3].d[0] ), .\in.d[3].d[1] (\in.d.d[3].d[1] ), .\in.d[4].d[0] (\in.d.d[4].d[0] ), .\in.d[4].d[1] (\in.d.d[4].d[1] ), .\in.d[5].d[0] (\in.d.d[5].d[0] ), .\in.d[5].d[1] (\in.d.d[5].d[1] ), .\in.d[6].d[0] (\in.d.d[6].d[0] ), .\in.d[6].d[1] (\in.d.d[6].d[1] ), .\in.d[7].d[0] (\in.d.d[7].d[0] ), .\in.d[7].d[1] (\in.d.d[7].d[1] ), .\in.d[8].d[0] (\in.d.d[8].d[0] ), .\in.d[8].d[1] (\in.d.d[8].d[1] ), .\in.d[9].d[0] (\in.d.d[9].d[0] ), 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(.y(\out.d.d[10].d[1] ), .c1(\_en_X_t[0] ), .c2(\_out_a_BX_t[0] ), .n1(\in.d.d[10].d[1] ), .pr_B(\_reset_BXX[0] ), .sr_B(\_reset_BXX[0] )); +_0_0tmpl_0_0dataflow__neuro_0_0A__2C1N__RB__X4 \t_buf_func[11] (.y(\out.d.d[11].d[1] ), .c1(\_en_X_t[0] ), .c2(\_out_a_BX_t[0] ), .n1(\in.d.d[11].d[1] ), .pr_B(\_reset_BXX[0] ), .sr_B(\_reset_BXX[0] )); +_0_0tmpl_0_0dataflow__neuro_0_0A__2C1N__RB__X4 \t_buf_func[12] (.y(\out.d.d[12].d[1] ), .c1(\_en_X_t[0] ), .c2(\_out_a_BX_t[0] ), .n1(\in.d.d[12].d[1] ), .pr_B(\_reset_BXX[0] ), .sr_B(\_reset_BXX[0] )); +_0_0tmpl_0_0dataflow__neuro_0_0A__2C1N__RB__X4 \t_buf_func[13] (.y(\out.d.d[13].d[1] ), .c1(\_en_X_t[0] ), .c2(\_out_a_BX_t[0] ), .n1(\in.d.d[13].d[1] ), .pr_B(\_reset_BXX[0] ), .sr_B(\_reset_BXX[0] )); +_0_0tmpl_0_0dataflow__neuro_0_0A__2C1N__RB__X4 \t_buf_func[14] (.y(\out.d.d[14].d[1] ), .c1(\_en_X_t[0] ), .c2(\_out_a_BX_t[0] ), .n1(\in.d.d[14].d[1] ), .pr_B(\_reset_BXX[0] ), .sr_B(\_reset_BXX[0] )); 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\out.d.d[8].d[0] , \out.d.d[8].d[1] , \out.d.d[9].d[0] , \out.d.d[9].d[1] , \out.d.d[10].d[0] , \out.d.d[10].d[1] , \out.d.d[11].d[0] , \out.d.d[11].d[1] , \out.d.d[12].d[0] , \out.d.d[12].d[1] , \out.d.d[13].d[0] , \out.d.d[13].d[1] , \out.d.d[14].d[0] , \out.d.d[14].d[1] , \out.a , \out.v ); + input \in.d.d[0].d[0] ; + input \in.d.d[0].d[1] ; + input \in.d.d[1].d[0] ; + input \in.d.d[1].d[1] ; + input \in.d.d[2].d[0] ; + input \in.d.d[2].d[1] ; + input \in.d.d[3].d[0] ; + input \in.d.d[3].d[1] ; + input \in.d.d[4].d[0] ; + input \in.d.d[4].d[1] ; + input \in.d.d[5].d[0] ; + input \in.d.d[5].d[1] ; + input \in.d.d[6].d[0] ; + input \in.d.d[6].d[1] ; + input \in.d.d[7].d[0] ; + input \in.d.d[7].d[1] ; + input \in.d.d[8].d[0] ; + input \in.d.d[8].d[1] ; + input \in.d.d[9].d[0] ; + input \in.d.d[9].d[1] ; + input \in.d.d[10].d[0] ; + input \in.d.d[10].d[1] ; + input \in.d.d[11].d[0] ; + input \in.d.d[11].d[1] ; + input \in.d.d[12].d[0] ; + input \in.d.d[12].d[1] ; + input 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+ input \out.v ; + +// -- signals --- + reg \out.d.d[2].d[0] ; + reg \out.d.d[14].d[1] ; + reg \out.d.d[4].d[0] ; + reg \out.d.d[0].d[1] ; + wire \in.d.d[8].d[1] ; + wire \in.d.d[7].d[0] ; + wire \in.d.d[1].d[0] ; + reg _reset_B; + reg \out.d.d[6].d[1] ; + reg \out.d.d[5].d[0] ; + reg \out.d.d[11].d[1] ; + reg \out.d.d[6].d[0] ; + reg \out.d.d[12].d[0] ; + wire \in.d.d[2].d[1] ; + wire \in.d.d[14].d[1] ; + wire \in.d.d[13].d[0] ; + wire \in.d.d[5].d[0] ; + wire \in.d.d[4].d[0] ; + reg \out.d.d[5].d[1] ; + reg \out.d.d[3].d[0] ; + wire \in.d.d[10].d[0] ; + wire \in.d.d[3].d[1] ; + wire \in.d.d[11].d[0] ; + reg \out.d.d[0].d[0] ; + reg \out.d.d[2].d[1] ; + wire \in.d.d[9].d[0] ; + wire \in.d.d[2].d[0] ; + wire \in.d.d[6].d[0] ; + wire \in.d.d[4].d[1] ; + wire \in.d.d[1].d[1] ; + reg \out.d.d[13].d[1] ; + reg \out.d.d[1].d[1] ; + reg \out.d.d[10].d[1] ; + wire \in.d.d[11].d[1] ; + wire \in.d.d[5].d[1] ; + reg \out.d.d[9].d[1] ; + wire \in.d.d[3].d[0] ; + wire \in.d.d[0].d[1] ; + wire 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(\in.d.d[3].d[1] ), .\in.d.d[4].d[0] (\in.d.d[4].d[0] ), .\in.d.d[4].d[1] (\in.d.d[4].d[1] ), .\in.d.d[5].d[0] (\in.d.d[5].d[0] ), .\in.d.d[5].d[1] (\in.d.d[5].d[1] ), .\in.d.d[6].d[0] (\in.d.d[6].d[0] ), .\in.d.d[6].d[1] (\in.d.d[6].d[1] ), .\in.d.d[7].d[0] (\in.d.d[7].d[0] ), .\in.d.d[7].d[1] (\in.d.d[7].d[1] ), .\in.d.d[8].d[0] (\in.d.d[8].d[0] ), .\in.d.d[8].d[1] (\in.d.d[8].d[1] ), .\in.d.d[9].d[0] (\in.d.d[9].d[0] ), .\in.d.d[9].d[1] (\in.d.d[9].d[1] ), .\in.d.d[10].d[0] (\in.d.d[10].d[0] ), .\in.d.d[10].d[1] (\in.d.d[10].d[1] ), .\in.d.d[11].d[0] (\in.d.d[11].d[0] ), .\in.d.d[11].d[1] (\in.d.d[11].d[1] ), .\in.d.d[12].d[0] (\in.d.d[12].d[0] ), .\in.d.d[12].d[1] (\in.d.d[12].d[1] ), .\in.d.d[13].d[0] (\in.d.d[13].d[0] ), .\in.d.d[13].d[1] (\in.d.d[13].d[1] ), .\in.d.d[14].d[0] (\in.d.d[14].d[0] ), .\in.d.d[14].d[1] (\in.d.d[14].d[1] ), .\in.a (\in.a ), .\in.v (\in.v ), .\out.d.d[0].d[0] (\out.d.d[0].d[0] ), .\out.d.d[0].d[1] (\out.d.d[0].d[1] ), .\out.d.d[1].d[0] (\out.d.d[1].d[0] ), .\out.d.d[1].d[1] (\out.d.d[1].d[1] ), .\out.d.d[2].d[0] (\out.d.d[2].d[0] ), .\out.d.d[2].d[1] (\out.d.d[2].d[1] ), .\out.d.d[3].d[0] (\out.d.d[3].d[0] ), .\out.d.d[3].d[1] (\out.d.d[3].d[1] ), .\out.d.d[4].d[0] (\out.d.d[4].d[0] ), .\out.d.d[4].d[1] (\out.d.d[4].d[1] ), .\out.d.d[5].d[0] (\out.d.d[5].d[0] ), .\out.d.d[5].d[1] (\out.d.d[5].d[1] ), .\out.d.d[6].d[0] (\out.d.d[6].d[0] ), .\out.d.d[6].d[1] (\out.d.d[6].d[1] ), .\out.d.d[7].d[0] (\out.d.d[7].d[0] ), .\out.d.d[7].d[1] (\out.d.d[7].d[1] ), .\out.d.d[8].d[0] (\out.d.d[8].d[0] ), .\out.d.d[8].d[1] (\out.d.d[8].d[1] ), .\out.d.d[9].d[0] (\out.d.d[9].d[0] ), .\out.d.d[9].d[1] (\out.d.d[9].d[1] ), .\out.d.d[10].d[0] (\out.d.d[10].d[0] ), .\out.d.d[10].d[1] (\out.d.d[10].d[1] ), .\out.d.d[11].d[0] (\out.d.d[11].d[0] ), .\out.d.d[11].d[1] (\out.d.d[11].d[1] ), .\out.d.d[12].d[0] (\out.d.d[12].d[0] ), .\out.d.d[12].d[1] (\out.d.d[12].d[1] ), .\out.d.d[13].d[0] (\out.d.d[13].d[0] ), .\out.d.d[13].d[1] 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a/test/unit_tests/demux_7/test.prsim +++ b/test/unit_tests/demux_7/test.prsim @@ -18,6 +18,7 @@ mode run assert-qdi-channel-neutral "my_demux.out1" 7 assert-qdi-channel-neutral "my_demux.out2" 7 assert-qdi-channel-neutral "my_demux.in" 7 +assert my_demux.cond.v 0 cycle system "echo 'Output neutral checked'" @@ -28,6 +29,7 @@ set-qdi-channel-valid "my_demux.in" 7 127 cycle assert my_demux.in.v 1 assert my_demux.in.a 0 +assert my_demux.cond.v 1 assert-qdi-channel-valid "my_demux.out1" 7 127 set my_demux.out1.v 1 @@ -68,6 +70,7 @@ set-qdi-channel-valid "my_demux.in" 7 100 cycle assert my_demux.in.v 1 assert my_demux.in.a 0 +assert my_demux.cond.v 1 assert-qdi-channel-valid "my_demux.out2" 7 100 set my_demux.out2.v 1 diff --git a/test/unit_tests/demux_bit_7/run/prsim.out b/test/unit_tests/demux_bit_7/run/prsim.out new file mode 100644 index 0000000..af62f17 --- /dev/null +++ b/test/unit_tests/demux_bit_7/run/prsim.out @@ -0,0 +1,336 @@ +my_demux.in.d.d[5].t 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Greatorex + * Copyright (c) 2022 University of Groningen - Michele Mastella + * Copyright (c) 2022 University of Groningen - Madison Cotteret + * + * This source describes Open Hardware and is licensed under the CERN-OHL-W v2 or later + * + * You may redistribute and modify this documentation and make products + * using it under the terms of the CERN-OHL-W v2 (https:/cern.ch/cern-ohl). + * This documentation is distributed WITHOUT ANY EXPRESS OR IMPLIED + * WARRANTY, INCLUDING OF MERCHANTABILITY, SATISFACTORY QUALITY + * AND FITNESS FOR A PARTICULAR PURPOSE. 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+status X +mode run + +assert-qdi-channel-neutral "my_demux.out1" 7 +assert-qdi-channel-neutral "my_demux.out2" 7 +assert-qdi-channel-neutral "my_demux.in" 8 +cycle + +system "echo 'Output neutral checked'" + +set my_demux.out1.a 0 +set my_demux.out1.v 0 +set my_demux.out2.a 0 +set my_demux.out2.v 0 +cycle + +set-qdi-channel-valid "my_demux.in" 8 100 +cycle +assert my_demux.in.v 1 +assert my_demux.in.a 0 + +assert-qdi-channel-valid "my_demux.out2" 7 100 +set my_demux.out2.v 1 +cycle +assert my_demux.in.a 1 +set-qdi-channel-neutral "my_demux.in" 7 +cycle + + +system "echo 'Second Cond Checked'" + + diff --git a/test/unit_tests/fifo_demux_bit_7_fifo/run/prsim.out b/test/unit_tests/fifo_demux_bit_7_fifo/run/prsim.out new file mode 100644 index 0000000..d04ed03 --- /dev/null +++ b/test/unit_tests/fifo_demux_bit_7_fifo/run/prsim.out @@ -0,0 +1,2589 @@ +b.fifo_pre.fifo_element[0].vc.ct.in[4] b.in.d.d[0].f b.fifo_post2.fifo_element[4]._out_a_BX_t[0] b.in.d.d[7].f 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