diff --git a/test/unit_tests/texel_small.net b/test/unit_tests/texel_small.net deleted file mode 100644 index eec53e0..0000000 --- a/test/unit_tests/texel_small.net +++ /dev/null @@ -1,3706 +0,0 @@ -* -*---- act defproc: ::tmpl::dataflow_neuro::BUF_X4<> ----- -* raw ports: y a -* -.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 y a -*.PININFO y:O a:I -*.POWER VDD Vdd -*.POWER GND GND -*.POWER NSUB GND -*.POWER PSUB Vdd -* -* --- node flags --- -* -* __y (combinational) -* y (combinational) -* -* --- end node flags --- -* -M0_ Vdd a __y Vdd p W=4.5U L=0.6U -M1_0_ Vdd __y y Vdd p W=6U L=0.6U -M1_1_ Vdd __y y Vdd p W=6U L=0.6U -M2_ GND a __y GND n W=2.4U L=0.6U -M3_0_ GND __y y GND n W=3U L=0.6U -M3_1_ GND __y y GND n W=3U L=0.6U -.ends -*---- end of process: BUF_X4<> ----- -* -*---- act defproc: ::tmpl::dataflow_neuro::AND2_X1<> ----- -* raw ports: y a b -* -.subckt _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1 y a b -*.PININFO y:O a:I b:I -*.POWER VDD Vdd -*.POWER GND GND -*.POWER NSUB GND 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_0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 -xsyn2nrns__a_57_6 syn2nrns__a_57_6_ay syn2nrns__a_57_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 -.ends -*---- end of process: chip_texel_test<> ----- diff --git a/test/unit_tests/texel_small/test.act b/test/unit_tests/texel_small/test.act deleted file mode 100644 index 6bb048b..0000000 --- a/test/unit_tests/texel_small/test.act +++ /dev/null @@ -1,123 +0,0 @@ -/************************************************************************* - * - * This file is part of ACT dataflow neuro library. - * It's the testing facility for cell_lib_std.act - * - * Copyright (c) 2022 University of Groningen - Ole Richter - * Copyright (c) 2022 University of Groningen - Hugh Greatorex - * Copyright (c) 2022 University of Groningen - Michele Mastella - * Copyright (c) 2022 University of Groningen - Madison Cotteret - * - * This source describes Open Hardware and is licensed under the CERN-OHL-W v2 or later - * - * You may redistribute and modify this documentation and make products - * using it under the terms of the CERN-OHL-W v2 (https:/cern.ch/cern-ohl). - * This documentation is distributed WITHOUT ANY EXPRESS OR IMPLIED - * WARRANTY, INCLUDING OF MERCHANTABILITY, SATISFACTORY QUALITY - * AND FITNESS FOR A PARTICULAR PURPOSE. Please see the CERN-OHL-W v2 - * for applicable conditions. - * - * Source location: https://git.web.rug.nl/bics/actlib_dataflow_neuro - * - * As per CERN-OHL-W v2 section 4.1, should You produce hardware based on - * these sources, You must maintain the Source Location visible in its - * documentation. - * - ************************************************************************** - */ - -import "../../dataflow_neuro/coders.act"; -import "../../dataflow_neuro/primitives.act"; -import "../../dataflow_neuro/chips.act"; - -import globals; -import std::data; - -open std::data; - - -open tmpl::dataflow_neuro; - -defproc chip_texel_test (bd<14> in; bd<14> out; Mx1of2<8> reg_data[16]; - bool? bd_dly_cfg[4], bd_dly_cfg2[2], loopback_en, _reset_B){ - - // prs { - // Reset => _reset_B- - // } - power supply; - supply.vdd = Vdd; - supply.vss = GND; - - pint N_IN = 14; - - pint N_NRN_X = 2; - pint N_NRN_Y = 4; - // pint NC_NRN_X = std:ceil_log2(N_NRN_X); - // pint NC_NRN_Y = std:ceil_log2(N_NRN_Y); - pint NC_NRN_X = 1; - pint NC_NRN_Y = 2; - - pint N_SYN_X = 2; - pint N_SYN_Y = 4; - // pint NC_SYN_X = std:ceil_log2(N_SYN_X); - // pint NC_SYN_Y = std:ceil_log2(N_SYN_Y); - pint NC_SYN_X = 1; - pint NC_SYN_Y = 2; - - pint N_SYN_DLY_CFG = 4; - pint N_BD_DLY_CFG = 4; - pint N_BD_DLY_CFG2 = 2; - - pint N_NRN_MON_X = N_NRN_X*2; // [mon,kill]*N - pint N_NRN_MON_Y = N_NRN_Y; // [mon]*N - // pint N_SYN_MON_X = 2; - // pint N_SYN_MON_Y = 4; - pint N_SYN_MON_X = N_SYN_X*4; // [mon, dev_mon, set, reset]*N - pint N_SYN_MON_Y = N_SYN_Y; // [mon]*N - - pint N_MON_AMZO_PER_SYN = 5; - pint N_MON_AMZO_PER_NRN = 7; - - pint N_FLAGS_PER_SYN = 5; // Must be at least 3 (since those ones have special safety) - pint N_FLAGS_PER_NRN = 7; // And leq than the number of bits in a reg, since have presumed only needs one. - - pint N_BUFFERS = 3; - - pint N_LINE_PD_DLY = 3; - - pint REG_NCA = 4; - pint REG_M = 1< c(.in = in, .out = out, .reg_data = reg_data, - .bd_dly_cfg = bd_dly_cfg, .bd_dly_cfg2 = bd_dly_cfg2, .loopback_en = loopback_en, - .reset_B = _reset_B, .supply = supply); - - // Spawn in some buffers as a conduit between neurons and synapses. - pint N_SYNS = N_SYN_X * N_SYN_Y; - BUF_X4 syn2nrns_r[N_SYNS]; - BUF_X4 syn2nrns_a[N_SYNS]; - (i:N_SYNS: - syn2nrns_r[i].a = c.synapses[i].r; - syn2nrns_r[i].y = c.neurons[i].r; - - syn2nrns_a[i].a = c.neurons[i].a; - syn2nrns_a[i].y = c.synapses[i].a; - ) - // c.synapses = c.neurons; // Connect each synapse hs to a neuron hs - -} - - -// fifo_decoder_neurons_encoder_fifo e; -chip_texel_test c; diff --git a/test/unit_tests/texel_small/test.prsim b/test/unit_tests/texel_small/test.prsim deleted file mode 100644 index a8b87f4..0000000 --- a/test/unit_tests/texel_small/test.prsim +++ /dev/null @@ -1,380 +0,0 @@ -watchall - - -set c.bd_dly_cfg[0] 1 -set c.bd_dly_cfg[1] 1 -set c.bd_dly_cfg[2] 1 -set c.bd_dly_cfg[3] 1 - -set c.bd_dly_cfg2[0] 1 -set c.bd_dly_cfg2[1] 1 - -set-bd-channel-neutral "c.in" 14 -set c.out.a 0 -# set c.loopback_en 1 -set c.loopback_en 0 -set Reset 1 - -cycle - -mode run -status X -system "echo '[] Set reset 0'" -status X -set Reset 0 -cycle - -# Reading address 0 -set-bd-data-valid "c.in" 14 8192 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - -# Should first get loopback -# Receiving output 0 from register 0 -# assert-bd-channel-valid "c.out" 14 8192 -# set c.out.a 1 -# cycle -# assert-bd-channel-neutral "c.out" 14 -# set c.out.a 0 -# cycle - - -# Expect register read packet to arrive -# Receiving output 0 from register 0 -assert-bd-channel-valid "c.out" 14 0 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Disable loopback cus it's annoying -set c.loopback_en 0 -cycle - -# Writing 17 to address 1 -set-bd-data-valid "c.in" 14 12561 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Writing 255 to address 5 -set-bd-data-valid "c.in" 14 16373 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - -# Reading address 1 -system "echo '[] Reading reg 1'" -set-bd-data-valid "c.in" 14 8193 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Reading address 5 -system "echo '[] Reading reg 5'" -set-bd-data-valid "c.in" 14 8197 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output 17 from register 1 -system "echo '[] Receiving 17'" -assert-bd-channel-valid "c.out" 14 273 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -system "echo '[] Receiving 4085'" -# Receiving output 255 from register 5 -assert-bd-channel-valid "c.out" 14 4085 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - - - -# SEND PACKET TO CHANGE TO SYNAPSE HANDSHAKING -# Writing 255 to address 0 -set-bd-data-valid "c.in" 14 16368 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# SPIKES - - - -# Sending spike to synapse [0,1] -system "echo '[] Spike'" -set-bd-data-valid "c.in" 14 2 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,1] -assert-bd-channel-valid "c.out" 14 2 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [1,3] -system "echo '[] Spike'" -set-bd-data-valid "c.in" 14 7 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [1,3] -assert-bd-channel-valid "c.out" 14 7 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [1,2] -system "echo '[] Spike'" -set-bd-data-valid "c.in" 14 5 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [1,2] -assert-bd-channel-valid "c.out" 14 5 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [1,3] -system "echo '[] Spike'" -set-bd-data-valid "c.in" 14 7 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [1,3] -assert-bd-channel-valid "c.out" 14 7 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,2] -set-bd-data-valid "c.in" 14 4 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,2] -assert-bd-channel-valid "c.out" 14 4 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,3] -set-bd-data-valid "c.in" 14 6 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,3] -assert-bd-channel-valid "c.out" 14 6 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,1] -set-bd-data-valid "c.in" 14 2 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,1] -assert-bd-channel-valid "c.out" 14 2 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,0] -set-bd-data-valid "c.in" 14 0 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,0] -assert-bd-channel-valid "c.out" 14 0 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,0] -set-bd-data-valid "c.in" 14 0 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,0] -assert-bd-channel-valid "c.out" 14 0 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - -# Sending spike to synapse [0,3] -set-bd-data-valid "c.in" 14 6 -cycle -set c.in.r 1 -cycle -assert c.in.a 1 - - -# Remove input -set-bd-channel-neutral "c.in" 14 -cycle -assert c.in.a 0 - - -# Receiving output spike [0,3] -assert-bd-channel-valid "c.out" 14 6 -set c.out.a 1 -cycle -assert-bd-channel-neutral "c.out" 14 -set c.out.a 0 -cycle - diff --git a/test/unit_tests/texel_small_clean.v b/test/unit_tests/texel_small_clean.v deleted file mode 100644 index a797a23..0000000 --- a/test/unit_tests/texel_small_clean.v +++ /dev/null @@ -1,9498 +0,0 @@ -// -// Verilog module for: BUF_X4<> -// - - -// -// Verilog module for: AND2_X1<> -// - - -// -// Verilog module for: MUX2_X1<> -// - - -// -// Verilog module for: BUF_X1<> -// - - -// -// Verilog module for: DLY4_X1<> -// - - -// -// Verilog module for: delayprog<4> -// -module tmpl_0_0dataflow__neuro_0_0delayprog_34_4(out, in, Is0 , Is1 , Is2 , Is3 , vdd, vss); - input vdd; - input vss; - output out; - input in; - input Is0 ; - input Is1 ; - input Is2 ; - input Is3 ; - -// -- signals --- - reg Idly10_a ; - reg Idly0_a ; - reg Idly3_a ; - reg Idly9_a ; - reg Idly6_a ; - reg I_a3 ; - reg Idly0_y ; - reg Idly2_a ; - reg Idly14_y ; - wire Is3 ; - wire Is2 ; - reg Idly8_a ; - reg Idly11_a ; - reg Idly12_a ; - reg Idly5_a ; - reg Idly13_a ; - reg Idly4_a ; - reg Idly7_a ; - wire Is1 ; - reg Idly6_y ; - reg I_a1 ; - reg out; - wire Is0 ; - reg Idly2_y ; - reg Idly1_a ; - reg Idly14_a ; - reg I_a2 ; - wire in; - -// --- instances -AND2_X1 Iand20 (.y(Idly0_a ), .a(in), .b(Is0 ), .vdd(vdd), .vss(vss)); -AND2_X1 Iand21 (.y(Idly1_a ), .a(I_a1 ), .b(Is1 ), .vdd(vdd), .vss(vss)); -AND2_X1 Iand22 (.y(Idly3_a ), .a(I_a2 ), .b(Is2 ), .vdd(vdd), .vss(vss)); -AND2_X1 Iand23 (.y(Idly7_a ), .a(I_a3 ), .b(Is3 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu20 (.y(I_a1 ), .a(in), .b(Idly0_y ), .s(Is0 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu21 (.y(I_a2 ), .a(I_a1 ), .b(Idly2_y ), .s(Is1 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu22 (.y(I_a3 ), .a(I_a2 ), .b(Idly6_y ), .s(Is2 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu23 (.y(out), .a(I_a3 ), .b(Idly14_y ), .s(Is3 ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly0 (.y(Idly0_y ), .a(Idly0_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly1 (.y(Idly2_a ), .a(Idly1_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly2 (.y(Idly2_y ), .a(Idly2_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly3 (.y(Idly4_a ), .a(Idly3_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly4 (.y(Idly5_a ), .a(Idly4_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly5 (.y(Idly6_a ), .a(Idly5_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly6 (.y(Idly6_y ), .a(Idly6_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly7 (.y(Idly8_a ), .a(Idly7_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly8 (.y(Idly9_a ), .a(Idly8_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly9 (.y(Idly10_a ), .a(Idly9_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly10 (.y(Idly11_a ), .a(Idly10_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly11 (.y(Idly12_a ), .a(Idly11_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly12 (.y(Idly13_a ), .a(Idly12_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly13 (.y(Idly14_a ), .a(Idly13_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly14 (.y(Idly14_y ), .a(Idly14_a ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: INV_X4<> -// - - -// -// Verilog module for: A_2C_B_X1<> -// - - -// -// Verilog module for: ctree<2> -// -module tmpl_0_0dataflow__neuro_0_0ctree_32_4(Iin0 , Iin1 , out, vdd, vss); - input vdd; - input vss; - input Iin0 ; - input Iin1 ; - output out; - -// -- signals --- - reg out; - wire Iin0 ; - wire Iin1 ; - -// --- instances -A_2C_B_X1 IC2Els0 (.y(out), .c1(Iin0 ), .c2(Iin1 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: OR2_X1<> -// - - -// -// Verilog module for: vtree<2> -// -module tmpl_0_0dataflow__neuro_0_0vtree_32_4(Iin_d0_d0 , Iin_d0_d1 , Iin_d1_d0 , Iin_d1_d1 , out, vdd, vss); - input vdd; - input vss; - input Iin_d0_d0 ; - input Iin_d0_d1 ; - input Iin_d1_d0 ; - input Iin_d1_d1 ; - output out; - -// -- signals --- - wire Iin_d0_d1 ; - wire Iin_d0_d0 ; - reg out; - reg Ict_in1 ; - reg Ict_in0 ; - wire Iin_d1_d1 ; - wire Iin_d1_d0 ; - -// --- instances -tmpl_0_0dataflow__neuro_0_0ctree_32_4 Ict (.Iin0 (Ict_in0 ), .Iin1 (Ict_in1 ), .out(out), .vdd(vdd), .vss(vss)); -OR2_X1 IOR2_tf0 (.y(Ict_in0 ), .a(Iin_d0_d1 ), .b(Iin_d0_d0 ), .vdd(vdd), .vss(vss)); -OR2_X1 IOR2_tf1 (.y(Ict_in1 ), .a(Iin_d1_d1 ), .b(Iin_d1_d0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: sigbuf<2> -// -module tmpl_0_0dataflow__neuro_0_0sigbuf_32_4(in, Iout0 , vdd, vss); - input vdd; - input vss; - input in; - output Iout0 ; - -// -- signals --- - wire in; - reg Iout0 ; - -// --- instances -BUF_X1 Ibuf1 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: INV_X1<> -// - - -// -// Verilog module for: andtree<1> -// -module tmpl_0_0dataflow__neuro_0_0andtree_31_4(Iin0 , out, vdd, vss); - input vdd; - input vss; - input Iin0 ; - output out; - -// -- signals --- - reg out; - wire Iin0 ; - -// --- instances -BUF_X1 Ib (.y(out), .a(Iin0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: decoder_dualrail<1,2> -// -module tmpl_0_0dataflow__neuro_0_0decoder__dualrail_31_72_4(Iin_d0_d0 , Iin_d0_d1 , Iout0 , Iout1 , vdd, vss); - input vdd; - input vss; - input Iin_d0_d0 ; - input Iin_d0_d1 ; - output Iout0 ; - output Iout1 ; - -// -- signals --- - reg Iout1 ; - reg Iatree1_in0 ; - reg Iatree0_in0 ; - reg Iout0 ; - wire Iin_d0_d1 ; - wire Iin_d0_d0 ; - -// --- instances -tmpl_0_0dataflow__neuro_0_0andtree_31_4 Iatree0 (.Iin0 (Iatree0_in0 ), .out(Iout0 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0andtree_31_4 Iatree1 (.Iin0 (Iatree1_in0 ), .out(Iout1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 Iin_tX0 (.in(Iin_d0_d1 ), .Iout0 (Iatree1_in0 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 Iin_fX0 (.in(Iin_d0_d0 ), .Iout0 (Iatree0_in0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: A_2P_U_X4<> -// - - -// -// Verilog module for: ortree<2> -// -module tmpl_0_0dataflow__neuro_0_0ortree_32_4(Iin0 , Iin1 , out, vdd, vss); - input vdd; - input vss; - input Iin0 ; - input Iin1 ; - output out; - -// -- signals --- - wire Iin1 ; - reg out; - wire Iin0 ; - -// --- instances -OR2_X1 Ior2s0 (.y(out), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: BUF_X2<> -// - - -// -// Verilog module for: sigbuf<5> -// -module tmpl_0_0dataflow__neuro_0_0sigbuf_35_4(in, Iout0 , vdd, vss); - input vdd; - input vss; - input in; - output Iout0 ; - -// -- signals --- - reg Iout0 ; - wire in; - -// --- instances -BUF_X2 Ibuf2 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: ctree<1> -// -module tmpl_0_0dataflow__neuro_0_0ctree_31_4(Iin0 , out, vdd, vss); - input vdd; - input vss; - input Iin0 ; - output out; - -// -- signals --- - wire Iin0 ; - reg out; - -// --- instances -BUF_X1 Ib (.y(out), .a(Iin0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: vtree<1> -// -module tmpl_0_0dataflow__neuro_0_0vtree_31_4(Iin_d0_d0 , Iin_d0_d1 , out, vdd, vss); - input vdd; - input vss; - input Iin_d0_d0 ; - input Iin_d0_d1 ; - output out; - -// -- signals --- - wire Iin_d0_d1 ; - wire Iin_d0_d0 ; - reg Ict_in0 ; - reg out; - -// --- instances -tmpl_0_0dataflow__neuro_0_0ctree_31_4 Ict (.Iin0 (Ict_in0 ), .out(out), .vdd(vdd), .vss(vss)); -OR2_X1 IOR2_tf0 (.y(Ict_in0 ), .a(Iin_d0_d1 ), .b(Iin_d0_d0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: andtree<2> -// -module tmpl_0_0dataflow__neuro_0_0andtree_32_4(Iin0 , Iin1 , out, vdd, vss); - input vdd; - input vss; - input Iin0 ; - input Iin1 ; - output out; - -// -- signals --- - wire Iin0 ; - wire Iin1 ; - reg out; - -// --- instances -AND2_X1 Iand2s0 (.y(out), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: sigbuf<4> -// -module tmpl_0_0dataflow__neuro_0_0sigbuf_34_4(in, Iout0 , vdd, vss); - input vdd; - input vss; - input in; - output Iout0 ; - -// -- signals --- - reg Iout0 ; - wire in; - -// --- instances -BUF_X1 Ibuf1 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: decoder_dualrail<2,4> -// -module tmpl_0_0dataflow__neuro_0_0decoder__dualrail_32_74_4(Iin_d0_d0 , Iin_d0_d1 , Iin_d1_d0 , Iin_d1_d1 , Iout0 , Iout1 , Iout2 , Iout3 , vdd, vss); - input vdd; - input vss; - input Iin_d0_d0 ; - input Iin_d0_d1 ; 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-tmpl_0_0dataflow__neuro_0_0delayprog_34_4 Idly (.out(Idly_out ), .in(Idly_in ), .Is0 (Idly_cfg0 ), .Is1 (Idly_cfg1 ), .Is2 (Idly_cfg2 ), .Is3 (Idly_cfg3 ), .vdd(vdd), .vss(vss)); -INV_X4 Ihs_inv (.y(hs_enB), .a(hs_en), .vdd(vdd), .vss(vss)); -MUX2_X1 Iack_mux (.y(Idly_in ), .a(Iack_mux_a ), .b(Iack_mux_b ), .s(hs_en), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0vtree_32_4 Ivtree_y (.Iin_d0_d0 (Id_dr_y_in_d0_d0 ), .Iin_d0_d1 (Id_dr_y_in_d0_d1 ), .Iin_d1_d0 (Id_dr_y_in_d1_d0 ), .Iin_d1_d1 (Id_dr_y_in_d1_d1 ), .out(Ivtree_y_out ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 Ireset_sb (.in(reset_B), .Iout0 (I_reset_BX0 ), .vdd(vdd), .vss(vss)); -A_2C_B_X1 Ivalid_Cel (.y(Iack_mux_a ), .c1(Ivtree_x_out ), .c2(Ivtree_y_out ), .vdd(vdd), .vss(vss)); -INV_X1 Iout_ack_invs0 (.y(I_ortree_in0 ), .a(I_out_acksB0 ), .vdd(vdd), .vss(vss)); -INV_X1 Iout_ack_invs1 (.y(I_ortree_in1 ), .a(I_out_acksB1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0decoder__dualrail_31_72_4 Id_dr_x (.Iin_d0_d0 (Id_dr_x_in_d0_d0 ), .Iin_d0_d1 (Id_dr_x_in_d0_d1 ), .Iout0 (Id_dr_x_out0 ), .Iout1 (Id_dr_x_out1 ), .vdd(vdd), .vss(vss)); -A_2P_U_X4 Ipu0 (.p1(Ipu0_p1 ), .p2(hs_enB), .y(I_out_acksB0 ), .vdd(vdd), .vss(vss)); -A_2P_U_X4 Ipu1 (.p1(Ipu1_p1 ), .p2(hs_enB), .y(I_out_acksB1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0ortree_32_4 I_ortree (.Iin0 (I_ortree_in0 ), .Iin1 (I_ortree_in1 ), .out(I_ortree_out ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_35_4 Id_dr_xX0 (.in(Id_dr_x_out0 ), .Iout0 (Ipu0_p1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_35_4 Id_dr_xX1 (.in(Id_dr_x_out1 ), .Iout0 (Ipu1_p1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0vtree_31_4 Ivtree_x (.Iin_d0_d0 (Id_dr_x_in_d0_d0 ), .Iin_d0_d1 (Id_dr_x_in_d0_d1 ), .out(Ivtree_x_out ), .vdd(vdd), .vss(vss)); -A_2C_B_X1 Ibuf_ack_Cel (.y(Iack_mux_b ), .c1(I_ortree_out ), .c2(Iack_mux_a ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0decoder__dualrail_32_74_4 Id_dr_y (.Iin_d0_d0 (Id_dr_y_in_d0_d0 ), .Iin_d0_d1 (Id_dr_y_in_d0_d1 ), .Iin_d1_d0 (Id_dr_y_in_d1_d0 ), .Iin_d1_d1 (Id_dr_y_in_d1_d1 ), .Iout0 (Id_dr_y_out0 ), .Iout1 (Id_dr_y_out1 ), .Iout2 (Id_dr_y_out2 ), .Iout3 (Id_dr_y_out3 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0and__grid_32_74_4 I_and_grid (.Iout0 (Iout0_d_d0 ), .Iout1 (Iout1_d_d0 ), .Iout2 (Iout2_d_d0 ), .Iout3 (Iout3_d_d0 ), .Iout4 (Iout4_d_d0 ), .Iout5 (Iout5_d_d0 ), .Iout6 (Iout6_d_d0 ), .Iout7 (Iout7_d_d0 ), .Iinx0 (Id_dr_x_out0 ), .Iinx1 (Id_dr_x_out1 ), .Iiny0 (Id_dr_y_out0 ), .Iiny1 (Id_dr_y_out1 ), .Iiny2 (Id_dr_y_out2 ), .Iiny3 (Id_dr_y_out3 ), .vdd(vdd), .vss(vss)); -A_2N_U_X4 Iack_pulldowns0 (.n1(Iout0_a ), .n2(Ipu0_p1 ), .y(I_out_acksB0 ), .vdd(vdd), .vss(vss)); -A_2N_U_X4 Iack_pulldowns1 (.n1(Iout1_a ), .n2(Ipu1_p1 ), .y(I_out_acksB1 ), .vdd(vdd), .vss(vss)); -A_2N_U_X4 Iack_pulldowns2 (.n1(Iout2_a ), .n2(Ipu0_p1 ), .y(I_out_acksB0 ), .vdd(vdd), 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- output Iout_d_d6_d0 ; - output Iout_d_d6_d1 ; - output Iout_d_d7_d0 ; - output Iout_d_d7_d1 ; - output Iout_d_d8_d0 ; - output Iout_d_d8_d1 ; - output Iout_d_d9_d0 ; - output Iout_d_d9_d1 ; - output Iout_d_d10_d0 ; - output Iout_d_d10_d1 ; - output Iout_d_d11_d0 ; - output Iout_d_d11_d1 ; - output Iout_d_d12_d0 ; - output Iout_d_d12_d1 ; - output Iout_d_d13_d0 ; - output Iout_d_d13_d1 ; - input Iout_a ; - input Iout_v ; - input reset_B; - -// -- signals --- - wire Iin_d_d10_d0 ; - reg Iout_d_d2_d0 ; - reg Iout_d_d7_d1 ; - reg Iin_v ; - wire Iin_d_d13_d0 ; - wire Iin_d_d5_d0 ; - wire Iin_d_d3_d1 ; - wire Iin_d_d8_d1 ; - reg Iout_d_d1_d1 ; - reg Iout_d_d13_d1 ; - reg Iout_d_d10_d0 ; - wire Iin_d_d6_d0 ; - reg Iout_d_d9_d1 ; - wire Iin_d_d0_d1 ; - reg I_reset_BXX0 ; - wire Iin_d_d11_d0 ; - reg Iout_d_d3_d1 ; - reg Iin_a ; - wire Iin_d_d12_d1 ; - wire Iin_d_d9_d0 ; - reg Iout_d_d3_d0 ; - wire Iin_d_d6_d1 ; - wire Iin_d_d3_d0 ; - reg Iout_d_d13_d0 ; - reg Iout_d_d12_d1 ; - wire Iin_d_d10_d1 ; - wire Iin_d_d1_d0 ; - wire Iin_d_d8_d0 ; - wire Iin_d_d7_d0 ; - wire Iin_d_d2_d1 ; - wire Iout_a ; - reg _en; - reg Iout_d_d2_d1 ; - reg Ien_buf_out0 ; - wire Iin_d_d2_d0 ; - reg Iout_d_d9_d0 ; - reg Iout_d_d4_d1 ; - reg Iout_d_d10_d1 ; - wire Iin_d_d7_d1 ; - wire Iin_d_d4_d0 ; - reg Iout_d_d4_d0 ; - reg Iout_d_d0_d0 ; - reg Iout_d_d5_d1 ; - wire Iin_d_d5_d1 ; - wire Iin_d_d1_d1 ; - reg Iout_d_d11_d1 ; - wire reset_B; - wire Iin_d_d12_d0 ; - reg Iout_d_d12_d0 ; - reg Iout_d_d8_d1 ; - reg Iout_d_d0_d1 ; - wire Iin_d_d13_d1 ; - wire Iin_d_d11_d1 ; - wire Iin_d_d9_d1 ; - wire Iout_v ; - reg Iout_d_d11_d0 ; - reg Iout_d_d6_d1 ; - reg _in_v; - reg _out_a_B; - reg Iout_d_d1_d0 ; - wire Iin_d_d4_d1 ; - reg I_out_a_BX0 ; - reg Iout_d_d8_d0 ; - reg Iout_d_d7_d0 ; - reg Iout_d_d5_d0 ; - reg _reset_BX; - wire Iin_d_d0_d0 ; - reg Iout_d_d6_d0 ; - -// --- instances -tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 Iout_a_B_buf (.in(_out_a_B), .Iout0 (I_out_a_BX0 ), .vdd(vdd), .vss(vss)); -A_3C_RB_X4 Iinack_ctl (.y(Iin_a ), .c1(_en), .c2(Iin_v ), .c3(Iout_v ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 Ireset_bufarray (.in(_reset_BX), .Iout0 (I_reset_BXX0 ), .vdd(vdd), .vss(vss)); -BUF_X4 Iin_v_buf (.y(Iin_v ), .a(_in_v), .vdd(vdd), .vss(vss)); -INV_X1 Iout_a_inv (.y(_out_a_B), .a(Iout_a ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0vtree_314_4 Ivc (.Iin_d0_d0 (Iin_d_d0_d0 ), .Iin_d0_d1 (Iin_d_d0_d1 ), .Iin_d1_d0 (Iin_d_d1_d0 ), .Iin_d1_d1 (Iin_d_d1_d1 ), .Iin_d2_d0 (Iin_d_d2_d0 ), .Iin_d2_d1 (Iin_d_d2_d1 ), .Iin_d3_d0 (Iin_d_d3_d0 ), .Iin_d3_d1 (Iin_d_d3_d1 ), .Iin_d4_d0 (Iin_d_d4_d0 ), .Iin_d4_d1 (Iin_d_d4_d1 ), .Iin_d5_d0 (Iin_d_d5_d0 ), .Iin_d5_d1 (Iin_d_d5_d1 ), .Iin_d6_d0 (Iin_d_d6_d0 ), .Iin_d6_d1 (Iin_d_d6_d1 ), .Iin_d7_d0 (Iin_d_d7_d0 ), .Iin_d7_d1 (Iin_d_d7_d1 ), .Iin_d8_d0 (Iin_d_d8_d0 ), .Iin_d8_d1 (Iin_d_d8_d1 ), .Iin_d9_d0 (Iin_d_d9_d0 ), .Iin_d9_d1 (Iin_d_d9_d1 ), .Iin_d10_d0 (Iin_d_d10_d0 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(.y(Iout_d_d11_d1 ), .c1(I_en_X0 ), .c2(I_out_a_BX0 ), .na1(I_in1_arb_X0 ), .na2(Iin1_d_d11_d1 ), .nb1(I_in2_arb_X0 ), .nb2(Iin2_d_d11_d1 ), .pr_B(I_reset_BXX0 ), .sr_B(I_reset_BXX0 ), .vdd(vdd), .vss(vss)); -A_2C2N2N_RB_X1 Imerge_func_t12 (.y(Iout_d_d12_d1 ), .c1(I_en_X0 ), .c2(I_out_a_BX0 ), .na1(I_in1_arb_X0 ), .na2(Iin1_d_d12_d1 ), .nb1(I_in2_arb_X0 ), .nb2(Iin2_d_d12_d1 ), .pr_B(I_reset_BXX0 ), .sr_B(I_reset_BXX0 ), .vdd(vdd), .vss(vss)); -A_2C2N2N_RB_X1 Imerge_func_t13 (.y(Iout_d_d13_d1 ), .c1(I_en_X0 ), .c2(I_out_a_BX0 ), .na1(I_in1_arb_X0 ), .na2(Iin1_d_d13_d1 ), .nb1(I_in2_arb_X0 ), .nb2(Iin2_d_d13_d1 ), .pr_B(I_reset_BXX0 ), .sr_B(I_reset_BXX0 ), .vdd(vdd), .vss(vss)); -A_4C_RB_X4 Iin1ack_ctl (.y(Iin1_a ), .c1(_in1_arb), .c2(_en), .c3(Iin1_v ), .c4(Iout_v ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); -A_4P1N1N_X1 Ien_ctl (.y(_en), .na1(Iin1_a ), .nb1(Iin2_a ), .p1(Iin1_a ), .p2(Iin2_a ), .p3(Iout_a ), .p4(Iout_v ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 Iout_a_buffer (.in(_out_a_B), .Iout0 (I_out_a_BX0 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0arbiter__handshake Ivalidity_arb (.Iin1_d_d0 (Iin1_v ), .Iin1_a (_in1_arb_temp), .Iin2_d_d0 (Iin2_v ), .Iin2_a (_in2_arb_temp), .Iout_d_d0 (I_out_temp_d_d0 ), .Iout_a (I_out_temp_d_d0 ), .vdd(vdd), .vss(vss)); -INV_X1 Iout_a_inverter (.y(_out_a_B), .a(Iout_a ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0vtree_314_4 Ivc2 (.Iin_d0_d0 (Iin2_d_d0_d0 ), .Iin_d0_d1 (Iin2_d_d0_d1 ), .Iin_d1_d0 (Iin2_d_d1_d0 ), .Iin_d1_d1 (Iin2_d_d1_d1 ), .Iin_d2_d0 (Iin2_d_d2_d0 ), .Iin_d2_d1 (Iin2_d_d2_d1 ), .Iin_d3_d0 (Iin2_d_d3_d0 ), .Iin_d3_d1 (Iin2_d_d3_d1 ), .Iin_d4_d0 (Iin2_d_d4_d0 ), .Iin_d4_d1 (Iin2_d_d4_d1 ), .Iin_d5_d0 (Iin2_d_d5_d0 ), .Iin_d5_d1 (Iin2_d_d5_d1 ), .Iin_d6_d0 (Iin2_d_d6_d0 ), .Iin_d6_d1 (Iin2_d_d6_d1 ), .Iin_d7_d0 (Iin2_d_d7_d0 ), .Iin_d7_d1 (Iin2_d_d7_d1 ), .Iin_d8_d0 (Iin2_d_d8_d0 ), .Iin_d8_d1 (Iin2_d_d8_d1 ), .Iin_d9_d0 (Iin2_d_d9_d0 ), .Iin_d9_d1 (Iin2_d_d9_d1 ), .Iin_d10_d0 (Iin2_d_d10_d0 ), .Iin_d10_d1 (Iin2_d_d10_d1 ), .Iin_d11_d0 (Iin2_d_d11_d0 ), .Iin_d11_d1 (Iin2_d_d11_d1 ), .Iin_d12_d0 (Iin2_d_d12_d0 ), .Iin_d12_d1 (Iin2_d_d12_d1 ), .Iin_d13_d0 (Iin2_d_d13_d0 ), .Iin_d13_d1 (Iin2_d_d13_d1 ), .out(Iin2_v ), .vdd(vdd), .vss(vss)); -A_4C_RB_X4 Iin2ack_ctl (.y(Iin2_a ), .c1(_in2_arb), .c2(_en), .c3(Iin2_v ), .c4(Iout_v ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); -INV_X1 Iin2ack_ctl_inv (.y(_in2_a_B), .a(Iin2_a ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: BUF_X6<> -// - - -// -// Verilog module for: sigbuf<16> -// -module tmpl_0_0dataflow__neuro_0_0sigbuf_316_4(in, Iout0 , vdd, vss); - input vdd; - input vss; - input in; - output Iout0 ; - -// -- signals --- - reg Iout0 ; - wire in; - -// --- instances -BUF_X6 Ibuf6 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: sigbuf_boolarray<4,16> -// -module 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- -// -// Verilog module for: nrn_hs_2d<> -// -module tmpl_0_0dataflow__neuro_0_0nrn__hs__2d(Iin_d_d0 , Iin_a , Ioutx_d_d0 , Ioutx_a , Iouty_d_d0 , Iouty_a , reset_B, vdd, vss); - input vdd; - input vss; - input Iin_d_d0 ; - output Iin_a ; - output Ioutx_d_d0 ; - input Ioutx_a ; - output Iouty_d_d0 ; - input Iouty_a ; - input reset_B; - -// -- signals --- - reg Ioutx_d_d0 ; - wire reset_B; - wire Ioutx_a ; - reg _req; - reg _x_a_B; - wire Iin_d_d0 ; - reg _en; - reg Iouty_d_d0 ; - reg Iin_a ; - reg _reset_BX; - wire Iouty_a ; - reg _reqB; - reg _y_a_B; - -// --- instances -INV_X1 Ireq_inv (.y(_reqB), .a(_req), .vdd(vdd), .vss(vss)); -A_2P_U_X4 Ipu_y (.p1(_reqB), .p2(Iouty_a ), .y(Iouty_d_d0 ), .vdd(vdd), .vss(vss)); -INV_X2 Iinv_x (.y(_x_a_B), .a(Ioutx_a ), .vdd(vdd), .vss(vss)); -INV_X2 Iinv_y (.y(_y_a_B), .a(Iouty_a ), .vdd(vdd), .vss(vss)); -A_2C1N_RB_X1 IA_ack (.y(Iin_a ), .c1(_en), .c2(Iin_d_d0 ), .n1(_req), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); -BUF_X2 Ireset_buf (.y(_reset_BX), .a(reset_B), .vdd(vdd), .vss(vss)); -A_1C1P_X1 IA_en (.y(_en), .c1(Iin_a ), .p1(_req), .vdd(vdd), .vss(vss)); -A_2C1P1N_RB_X1 IA_req (.y(_req), .c1(_en), .c2(_y_a_B), .p1(_x_a_B), .n1(Iin_d_d0 ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); -A_3P_U_X4 Ipu_x (.p1(Ioutx_a ), .p2(_reqB), .p3(_y_a_B), .y(Ioutx_d_d0 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: nrn_hs_2d_array<2,4,3> -// -module tmpl_0_0dataflow__neuro_0_0nrn__hs__2d__array_32_74_73_4(Iin0_d_d0 , Iin0_a , Iin1_d_d0 , Iin1_a , Iin2_d_d0 , Iin2_a , Iin3_d_d0 , Iin3_a , Iin4_d_d0 , Iin4_a , Iin5_d_d0 , Iin5_a , Iin6_d_d0 , Iin6_a , Iin7_d_d0 , Iin7_a , Ioutx0_d_d0 , Ioutx0_a , Ioutx1_d_d0 , Ioutx1_a , Iouty0_d_d0 , Iouty0_a , Iouty1_d_d0 , Iouty1_a , Iouty2_d_d0 , Iouty2_a , Iouty3_d_d0 , Iouty3_a , reset_B, vdd, vss); - input vdd; - input vss; - input Iin0_d_d0 ; - output Iin0_a ; - input Iin1_d_d0 ; - output Iin1_a ; - input Iin2_d_d0 ; - output Iin2_a ; - input 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, Iin_d_d13_d0 , Iin_d_d13_d1 , Iin_a , Iin_v , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_d_d3_d0 , Iout_d_d3_d1 , Iout_d_d4_d0 , Iout_d_d4_d1 , Iout_d_d5_d0 , Iout_d_d5_d1 , Iout_d_d6_d0 , Iout_d_d6_d1 , Iout_d_d7_d0 , Iout_d_d7_d1 , Iout_d_d8_d0 , Iout_d_d8_d1 , Iout_d_d9_d0 , Iout_d_d9_d1 , Iout_d_d10_d0 , Iout_d_d10_d1 , Iout_d_d11_d0 , Iout_d_d11_d1 , Iout_d_d12_d0 , Iout_d_d12_d1 , Iout_d_d13_d0 , Iout_d_d13_d1 , Iout_a , cond, vdd, vss); - input vdd; - input vss; - input Iin_d_d0_d0 ; - input Iin_d_d0_d1 ; - input Iin_d_d1_d0 ; - input Iin_d_d1_d1 ; - input Iin_d_d2_d0 ; - input Iin_d_d2_d1 ; - input Iin_d_d3_d0 ; - input Iin_d_d3_d1 ; - input Iin_d_d4_d0 ; - input Iin_d_d4_d1 ; - input Iin_d_d5_d0 ; - input Iin_d_d5_d1 ; - input Iin_d_d6_d0 ; - input Iin_d_d6_d1 ; - input Iin_d_d7_d0 ; - input Iin_d_d7_d1 ; - input Iin_d_d8_d0 ; - input Iin_d_d8_d1 ; - input Iin_d_d9_d0 ; - input Iin_d_d9_d1 ; - input Iin_d_d10_d0 ; - input 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(Iin_d_d2_d1 ), .Iin_d3_d0 (Iin_d_d3_d0 ), .Iin_d3_d1 (Iin_d_d3_d1 ), .Iin_d4_d0 (Iin_d_d4_d0 ), .Iin_d4_d1 (Iin_d_d4_d1 ), .Iin_d5_d0 (Iin_d_d5_d0 ), .Iin_d5_d1 (Iin_d_d5_d1 ), .Iin_d6_d0 (Iin_d_d6_d0 ), .Iin_d6_d1 (Iin_d_d6_d1 ), .Iin_d7_d0 (Iin_d_d7_d0 ), .Iin_d7_d1 (Iin_d_d7_d1 ), .Iin_d8_d0 (Iin_d_d8_d0 ), .Iin_d8_d1 (Iin_d_d8_d1 ), .Iin_d9_d0 (Iin_d_d9_d0 ), .Iin_d9_d1 (Iin_d_d9_d1 ), .Iin_d10_d0 (Iin_d_d10_d0 ), .Iin_d10_d1 (Iin_d_d10_d1 ), .Iin_d11_d0 (Iin_d_d11_d0 ), .Iin_d11_d1 (Iin_d_d11_d1 ), .Iin_d12_d0 (Iin_d_d12_d0 ), .Iin_d12_d1 (Iin_d_d12_d1 ), .Iin_d13_d0 (Iin_d_d13_d0 ), .Iin_d13_d1 (Iin_d_d13_d1 ), .out(Ivt_out ), .vdd(vdd), .vss(vss)); -A_2C_B_X1 Iack_Cel (.y(Iin_a ), .c1(Ior2_y ), .c2(_in_vX), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: delayprog<2> -// -module tmpl_0_0dataflow__neuro_0_0delayprog_32_4(out, in, Is0 , Is1 , vdd, vss); - input vdd; - input vss; - output out; - input in; - input Is0 ; - input Is1 ; - -// -- signals --- - wire Is1 ; - reg Idly2_y ; - wire in; - reg Idly1_a ; - reg Idly0_y ; - reg Idly0_a ; - reg I_a1 ; - wire Is0 ; - reg out; - reg Idly2_a ; - -// --- instances -AND2_X1 Iand20 (.y(Idly0_a ), .a(in), .b(Is0 ), .vdd(vdd), .vss(vss)); -AND2_X1 Iand21 (.y(Idly1_a ), .a(I_a1 ), .b(Is1 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu20 (.y(I_a1 ), .a(in), .b(Idly0_y ), .s(Is0 ), .vdd(vdd), .vss(vss)); -MUX2_X1 Imu21 (.y(out), .a(I_a1 ), .b(Idly2_y ), .s(Is1 ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly0 (.y(Idly0_y ), .a(Idly0_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly1 (.y(Idly2_a ), .a(Idly1_a ), .vdd(vdd), .vss(vss)); -DLY4_X1 Idly2 (.y(Idly2_y ), .a(Idly2_a ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: bd2qdi<14,4,2> -// -module tmpl_0_0dataflow__neuro_0_0bd2qdi_314_74_72_4(Iin_d0 , Iin_d1 , Iin_d2 , Iin_d3 , Iin_d4 , Iin_d5 , Iin_d6 , Iin_d7 , Iin_d8 , Iin_d9 , Iin_d10 , Iin_d11 , Iin_d12 , Iin_d13 , Iin_r , Iin_a , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_d_d3_d0 , Iout_d_d3_d1 , Iout_d_d4_d0 , Iout_d_d4_d1 , Iout_d_d5_d0 , Iout_d_d5_d1 , Iout_d_d6_d0 , Iout_d_d6_d1 , Iout_d_d7_d0 , Iout_d_d7_d1 , Iout_d_d8_d0 , Iout_d_d8_d1 , Iout_d_d9_d0 , Iout_d_d9_d1 , Iout_d_d10_d0 , Iout_d_d10_d1 , Iout_d_d11_d0 , Iout_d_d11_d1 , Iout_d_d12_d0 , Iout_d_d12_d1 , Iout_d_d13_d0 , Iout_d_d13_d1 , Iout_a , Iout_v , Idly_cfg0 , Idly_cfg1 , Idly_cfg2 , Idly_cfg3 , Idly_cfg20 , Idly_cfg21 , reset_B, vdd, vss); - input vdd; - input vss; - input Iin_d0 ; - input Iin_d1 ; - input Iin_d2 ; - input Iin_d3 ; - input Iin_d4 ; - input Iin_d5 ; - input Iin_d6 ; - input Iin_d7 ; - input Iin_d8 ; - input Iin_d9 ; - input Iin_d10 ; - input Iin_d11 ; - input Iin_d12 ; - input Iin_d13 ; - input Iin_r ; - output Iin_a ; - output Iout_d_d0_d0 ; - output Iout_d_d0_d1 ; - output Iout_d_d1_d0 ; - output Iout_d_d1_d1 ; - output Iout_d_d2_d0 ; - output Iout_d_d2_d1 ; - output Iout_d_d3_d0 ; - output Iout_d_d3_d1 ; - output Iout_d_d4_d0 ; - output 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-INV_X1 Iinput_invs1 (.y(I_inB1 ), .a(Iin_d1 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs2 (.y(I_inB2 ), .a(Iin_d2 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs3 (.y(I_inB3 ), .a(Iin_d3 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs4 (.y(I_inB4 ), .a(Iin_d4 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs5 (.y(I_inB5 ), .a(Iin_d5 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs6 (.y(I_inB6 ), .a(Iin_d6 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs7 (.y(I_inB7 ), .a(Iin_d7 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs8 (.y(I_inB8 ), .a(Iin_d8 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs9 (.y(I_inB9 ), .a(Iin_d9 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs10 (.y(I_inB10 ), .a(Iin_d10 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs11 (.y(I_inB11 ), .a(Iin_d11 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs12 (.y(I_inB12 ), .a(Iin_d12 ), .vdd(vdd), .vss(vss)); -INV_X1 Iinput_invs13 (.y(I_inB13 ), .a(Iin_d13 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 Iout_a_B_buf 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--- instances -tmpl_0_0dataflow__neuro_0_0ortree_31_4 Iors_t0 (.Iin0 (I_inX1 ), .out(Iout_d0_d1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0ortree_31_4 Iors_f0 (.Iin0 (I_inX0 ), .out(Iout_d0_d0 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_32_71_4 Isb_in (.Iin0 (Iin0 ), .Iin1 (Iin1 ), .Iout0 (I_inX0 ), .Iout1 (I_inX1 ), .vdd(vdd), .vss(vss)); -endmodule - -// -// Verilog module for: sigbuf_boolarray<4,2> -// -module tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_34_72_4(Iin0 , Iin1 , Iin2 , Iin3 , Iout0 , Iout1 , Iout2 , Iout3 , vdd, vss); - input vdd; - input vss; - input Iin0 ; - input Iin1 ; - input Iin2 ; - input Iin3 ; - output Iout0 ; - output Iout1 ; - output Iout2 ; - output Iout3 ; - -// -- signals --- - reg Iout3 ; - wire Iin0 ; - reg Iout2 ; - wire Iin1 ; - wire Iin2 ; - reg Iout1 ; - wire Iin3 ; - reg Iout0 ; - -// --- instances -tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 Isb0 (.in(Iin0 ), .Iout0 (Iout0 ), .vdd(vdd), .vss(vss)); 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-endmodule - -// -// Verilog module for: encoder2d_simple<1,2,2,4> -// -module tmpl_0_0dataflow__neuro_0_0encoder2d__simple_31_72_72_74_4(Iinx0_d_d0 , Iinx0_a , Iinx1_d_d0 , Iinx1_a , Iiny0_d_d0 , Iiny0_a , Iiny1_d_d0 , Iiny1_a , Iiny2_d_d0 , Iiny2_a , Iiny3_d_d0 , Iiny3_a , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_a , Iout_v , reset_B, vdd, vss); - input vdd; - input vss; - input Iinx0_d_d0 ; - output Iinx0_a ; - input Iinx1_d_d0 ; - output Iinx1_a ; - input Iiny0_d_d0 ; - output Iiny0_a ; - input Iiny1_d_d0 ; - output Iiny1_a ; - input Iiny2_d_d0 ; - output Iiny2_a ; - input Iiny3_d_d0 ; - output Iiny3_a ; - output Iout_d_d0_d0 ; - output Iout_d_d0_d1 ; - output Iout_d_d1_d0 ; - output Iout_d_d1_d1 ; - output Iout_d_d2_d0 ; - output Iout_d_d2_d1 ; - input Iout_a ; - input Iout_v ; - input reset_B; - -// -- signals --- - reg _r_x; - reg Iout_d_d2_d0 ; - reg _a_y; - reg Iout_d_d0_d0 ; - reg IYenc_out_d0_d0 ; - reg Iinv_buf_a ; - reg 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(.Iin0 (Iinx0_a ), .Iin1 (Iinx1_a ), .Iout_d0_d0 (IXenc_out_d0_d0 ), .Iout_d0_d1 (IXenc_out_d0_d1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0dualrail__encoder_32_74_4 IYenc (.Iin0 (Iiny0_a ), .Iin1 (Iiny1_a ), .Iin2 (Iiny2_a ), .Iin3 (Iiny3_a ), .Iout_d0_d0 (IYenc_out_d0_d0 ), .Iout_d0_d1 (IYenc_out_d0_d1 ), .Iout_d1_d0 (IYenc_out_d1_d0 ), .Iout_d1_d1 (IYenc_out_d1_d1 ), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0arbtree_34_4 IYarb (.Iin0_d_d0 (Iiny0_d_d0 ), .Iin0_a (Iiny0_a ), .Iin1_d_d0 (Iiny1_d_d0 ), .Iin1_a (Iiny1_a ), .Iin2_d_d0 (Iiny2_d_d0 ), .Iin2_a (Iiny2_a ), .Iin3_d_d0 (Iiny3_d_d0 ), .Iin3_a (Iiny3_a ), .Iout_d_d0 (_r_y), .Iout_a (_a_y), .vdd(vdd), .vss(vss)); -A_2C_RB_X1 Ia_x_Cel (.y(_a_x), .c1(Ia_x_Cel_c1 ), .c2(_r_x), .pr_B(reset_B), .sr_B(reset_B), .vdd(vdd), .vss(vss)); -tmpl_0_0dataflow__neuro_0_0buffer_33_4 Ibuf (.Iin_d_d0_d0 (IXenc_out_d0_d0 ), .Iin_d_d0_d1 (IXenc_out_d0_d1 ), .Iin_d_d1_d0 (IYenc_out_d0_d0 ), .Iin_d_d1_d1 (IYenc_out_d0_d1 ), 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