From cd1947a2cece0be812a53f8e1fe7640962744b9b Mon Sep 17 00:00:00 2001 From: Hugh Date: Fri, 15 Apr 2022 12:48:50 +0200 Subject: [PATCH] Auto stash before merge of "dev" and "origin/dev" --- dataflow_neuro/cell_lib_std.act | 475 +- dataflow_neuro/treegates.act | 4 +- .../fifo_demux_bit_7_fifo/run/prsim.out | 5170 ++++----- .../fifo_demux_bit_7_fifo/run/test.prs | 56 +- .../fifo_demux_bit_7_fifo/test.prsim | 1 + test/unit_tests/nrn_hs_2d.v | 204 + test/unit_tests/nrn_hs_2d/run/prsim.out | 746 ++ test/unit_tests/nrn_hs_2d/run/prsim.pdf | Bin 0 -> 21425 bytes test/unit_tests/nrn_hs_2d/run/test.prs | 2508 +++++ test/unit_tests/nrn_hs_2d/test.act | 46 + test/unit_tests/nrn_hs_2d/test.prsim | 202 + test/unit_tests/nrn_hs_2d_clean.v | 107 + test/unit_tests/texel_small.net | 3706 +++++++ test/unit_tests/texel_small.v | 3617 +++++++ test/unit_tests/texel_small/test.act | 11 +- test/unit_tests/texel_small_clean.v | 9498 +++++++++++++++++ 16 files changed, 23323 insertions(+), 3028 deletions(-) create mode 100644 test/unit_tests/nrn_hs_2d.v create mode 100644 test/unit_tests/nrn_hs_2d/run/prsim.out create mode 100644 test/unit_tests/nrn_hs_2d/run/prsim.pdf create mode 100644 test/unit_tests/nrn_hs_2d/run/test.prs create mode 100644 test/unit_tests/nrn_hs_2d/test.act create mode 100644 test/unit_tests/nrn_hs_2d/test.prsim create mode 100644 test/unit_tests/nrn_hs_2d_clean.v create mode 100644 test/unit_tests/texel_small.net create mode 100644 test/unit_tests/texel_small.v create mode 100644 test/unit_tests/texel_small_clean.v diff --git a/dataflow_neuro/cell_lib_std.act b/dataflow_neuro/cell_lib_std.act index 39ec826..a30b9c9 100644 --- a/dataflow_neuro/cell_lib_std.act +++ b/dataflow_neuro/cell_lib_std.act @@ -1,427 +1,80 @@ -/************************************************************************* - * - * This file is part of ACT dataflow neuro library - * - * Copyright (c) 2020-2021 Rajit Manohar - * Copyright (c) 2022 University of Groningen - Ole Richter - * Copyright (c) 2022 University of Groningen - Madison Cotteret - * - * This source describes Open Hardware and is licensed under the CERN-OHL-W v2 or later - * - * You may redistribute and modify this documentation and make products - * using it under the terms of the CERN-OHL-W v2 (https:/cern.ch/cern-ohl). - * This documentation is distributed WITHOUT ANY EXPRESS OR IMPLIED - * WARRANTY, INCLUDING OF MERCHANTABILITY, SATISFACTORY QUALITY - * AND FITNESS FOR A PARTICULAR PURPOSE. Please see the CERN-OHL-W v2 - * for applicable conditions. - * - * Source location: https://git.web.rug.nl/bics/actlib_dataflow_neuro - * - * As per CERN-OHL-W v2 section 4.1, should You produce hardware based on - * these sources, You must maintain the Source Location visible in its - * documentation. - * - ************************************************************************** - */ +namespace cell { -namespace tmpl { - namespace dataflow_neuro { +export defcell g0x0 (bool? in[2]; bool! out) +{ + prs { + [keeper=0] ~in[0] & ~in[1] -> out+ + } +} - export defproc TIELO_X1(bool! y; bool vdd, vss) - { - y = vss; - } +export defcell g1x0 (bool? in[2]; bool! out) +{ + prs { + [keeper=0] in[0] & in[1] -> out- + } +} - export defproc TIEHI_X1(bool! y; bool vdd, vss) - { - y = vdd; - } +export defcell g2x0 (bool? in[1]; bool! out) +{ + prs { + [keeper=0] ~in[0] -> out+ + } +} - /*-- inverters --*/ +export defcell g3x0 (bool? in[2]; bool! out) +{ + prs { + [keeper=0] in[0] & in[1] -> out- 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b/test/unit_tests/fifo_demux_bit_7_fifo/run/test.prs @@ -8749,51 +8749,51 @@ = "b.demux.in.a" "b.demux.demux.cond.a" = "b.demux.in.a" "b.demux.demux.in.a" = "b.demux.in.v" "b.demux.demux.in.v" += "b.demux.in.d.d[7].d[0]" "b.demux.demux.in.d.d[6].f" += "b.demux.in.d.d[7].d[0]" "b.demux.demux.in.d.d[6].d[0]" = "b.demux.in.d.d[7].d[0]" "b.demux.in.d.d[7].f" += "b.demux.in.d.d[7].d[1]" "b.demux.demux.in.d.d[6].t" += "b.demux.in.d.d[7].d[1]" "b.demux.demux.in.d.d[6].d[1]" = "b.demux.in.d.d[7].d[1]" "b.demux.in.d.d[7].t" -= "b.demux.in.d.d[6].d[0]" "b.demux.demux.in.d.d[6].f" -= "b.demux.in.d.d[6].d[0]" "b.demux.demux.in.d.d[6].d[0]" += "b.demux.in.d.d[6].d[0]" "b.demux.demux.in.d.d[5].f" += "b.demux.in.d.d[6].d[0]" "b.demux.demux.in.d.d[5].d[0]" = "b.demux.in.d.d[6].d[0]" "b.demux.in.d.d[6].f" -= "b.demux.in.d.d[6].d[1]" "b.demux.demux.in.d.d[6].t" -= "b.demux.in.d.d[6].d[1]" "b.demux.demux.in.d.d[6].d[1]" += "b.demux.in.d.d[6].d[1]" "b.demux.demux.in.d.d[5].t" += "b.demux.in.d.d[6].d[1]" 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+_0_0tmpl_0_0dataflow__neuro_0_0nrn__hs__2d \b (.\in.d.d[0] (\in.d.d[0] ), .\in.a (\in.a ), .\outx.d.d[0] (\outx.d.d[0] ), .\outx.a (\outx.a ), .\outy.d.d[0] (\outy.d.d[0] ), .\outy.a (\outy.a ), .reset_B(_reset_B)); +endmodule + diff --git a/test/unit_tests/nrn_hs_2d/run/prsim.out b/test/unit_tests/nrn_hs_2d/run/prsim.out new file mode 100644 index 0000000..dac5bbb --- /dev/null +++ b/test/unit_tests/nrn_hs_2d/run/prsim.out @@ -0,0 +1,746 @@ +b.b.dly_y[3].dly[0].y b.outy[4].a b.b.dly_y[2].dly[2].y b.outx[2].a b.b.neurons[3]._x_a_B b.outy[0].a b.outx[0].a b.b.dly_y[4].dly[3]._y b.in[4].r b.b.neurons[8]._x_a_B b.b.dly_y[3].dly[3].y b.b.dly_x[2].dly[1].y b.b.neurons[12]._y_a_B b.in[12].r b.in[5].r b.b.neurons[14]._y_a_B b.outy[3].a b.outy[1].a b.b.neurons[3]._y_a_B b.b.dly_x[0].dly[3]._y b.b.dly_y[0].dly[0].y b.in[14].r b.b.pd_x[0].in b.b.dly_y[4].dly[3].y b.in[1].r b.b.neurons[10]._x_a_B b.b.pd_x[1].in b.b.dly_y[3].dly[3].__y b.b.dly_y[0].dly[2].y b.b.dly_x[0].dly[1].y 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PARTICULAR PURPOSE. Please see the CERN-OHL-W v2 + * for applicable conditions. + * + * Source location: https://git.web.rug.nl/bics/actlib_dataflow_neuro + * + * As per CERN-OHL-W v2 section 4.1, should You produce hardware based on + * these sources, You must maintain the Source Location visible in its + * documentation. + * + ************************************************************************** + */ + +import "../../dataflow_neuro/coders.act"; +import globals; + +open tmpl::dataflow_neuro; + +defproc nrn_hs_2d_inst(a1of1 in; a1of1 outx, outy) +{ + bool _reset_B; + prs { + Reset => _reset_B- + } + nrn_hs_2d b(.in = in, .outx = outx, .outy = outy); + b.supply.vdd = Vdd; + b.supply.vss = GND; + b.reset_B = _reset_B; +} + +nrn_hs_2d_inst b; diff --git a/test/unit_tests/nrn_hs_2d/test.prsim b/test/unit_tests/nrn_hs_2d/test.prsim new file mode 100644 index 0000000..70dae7a --- /dev/null +++ b/test/unit_tests/nrn_hs_2d/test.prsim @@ -0,0 +1,202 @@ +watchall + +set b.in[0].r 0 +set b.in[1].r 0 +set b.in[2].r 0 +set b.in[3].r 0 +set b.in[4].r 0 +set b.in[5].r 0 +set b.in[6].r 0 +set b.in[7].r 0 +set b.in[8].r 0 +set b.in[9].r 0 +set b.in[10].r 0 +set b.in[11].r 0 +set b.in[12].r 0 +set b.in[13].r 0 +set b.in[14].r 0 + +set b.outx[0].a 0 +set b.outx[1].a 0 +set b.outx[2].a 0 + +set b.outy[0].a 0 +set b.outy[1].a 0 +set b.outy[2].a 0 +set b.outy[3].a 0 +set b.outy[4].a 0 + +set b.outx[0].r 1 +set b.outx[1].r 1 +set b.outx[2].r 1 + +set b.outy[0].r 1 +set b.outy[1].r 1 +set b.outy[2].r 1 +set b.outy[3].r 1 +set b.outy[4].r 0 + +set b.b.neurons[0]._en 0 +set b.b.neurons[0]._req 1 + +# set Reset 0 +cycle + +system "echo '[] set Reset 1'" +set Reset 1 +cycle +status X + + +system "echo '[] set Reset 0'" +set Reset 0 +mode run +cycle + +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 0 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + + +system "echo '[] Neurons 0,1,3 spike'" +set b.in[0].r 1 +set b.in[1].r 1 +set b.in[3].r 1 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 1 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +assert b.in[0].a 1 +assert b.in[1].a 1 +assert b.in[3].a 1 + +system "echo '[] removing in reqs'" +set b.in[0].r 0 +set b.in[1].r 0 +set b.in[3].r 0 +cycle +assert b.in[0].a 0 +assert b.in[1].a 0 +assert b.in[3].a 0 + + +system "echo '[] y0 chosen, give ack'" +set b.outy[0].a 1 +cycle +assert b.outx[0].r 1 +assert b.outx[1].r 1 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] x0 chosen, give ack'" +set b.outx[0].a 1 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 1 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] remove x ack'" +set b.outx[0].a 0 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 1 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] x1 remaining, give ack'" +set b.outx[1].a 1 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] remove acks'" +set b.outx[1].a 0 +set b.outy[0].a 0 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 1 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] y1 remaining, give ack'" +set b.outy[1].a 1 +cycle +assert b.outx[0].r 1 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 0 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + +system "echo '[] x0 req, give ack'" +set b.outx[0].a 1 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 0 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + + +system "echo '[] remove acks'" +set b.outx[0].a 0 +set b.outy[1].a 0 +cycle +assert b.outx[0].r 0 +assert b.outx[1].r 0 +assert b.outx[2].r 0 + +assert b.outy[0].r 0 +assert b.outy[1].r 0 +assert b.outy[2].r 0 +assert b.outy[3].r 0 +assert b.outy[4].r 0 + diff --git a/test/unit_tests/nrn_hs_2d_clean.v b/test/unit_tests/nrn_hs_2d_clean.v new file mode 100644 index 0000000..ece463e --- /dev/null +++ b/test/unit_tests/nrn_hs_2d_clean.v @@ -0,0 +1,107 @@ +// +// Verilog module for: INV_X1<> +// + + +// +// Verilog module for: A_2P_U_X4<> +// + + +// +// Verilog module for: INV_X2<> +// + + +// +// Verilog module for: A_2C1N_RB_X1<> +// + + +// +// Verilog module for: BUF_X2<> +// + + +// +// Verilog module for: A_1C1P_X1<> +// + + +// +// Verilog module for: A_2C1P1N_RB_X1<> +// + + +// +// Verilog module for: A_3P_U_X4<> +// + + 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.vss(vss)); +BUF_X2 \reset_buf (.y(_reset_BX), .a(reset_B), .vdd(vdd), .vss(vss)); +A_1C1P_X1 \A_en (.y(_en), .c1(\in.a ), .p1(_req), .vdd(vdd), .vss(vss)); +A_2C1P1N_RB_X1 \A_req (.y(_req), .c1(_en), .c2(_y_a_B), .p1(_x_a_B), .n1(\in.d.d[0] ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss)); +A_3P_U_X4 \pu_x (.p1(\outx.a ), .p2(_reqB), .p3(_y_a_B), .y(\outx.d.d[0] ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: nrn_hs_2d_inst<> +// +module nrn__hs__2d__inst(\in.d.d[0] , \in.a , \outx.d.d[0] , \outx.a , \outy.d.d[0] , \outy.a , vdd, vss); + input vdd; + input vss; + input \in.d.d[0] ; + output \in.a ; + output \outx.d.d[0] ; + input \outx.a ; + output \outy.d.d[0] ; + input \outy.a ; + +// -- signals --- + reg \outx.d.d[0] ; + wire \outy.a ; + wire \in.d.d[0] ; + reg \outy.d.d[0] ; + reg _reset_B; + wire \outx.a ; + reg \in.a ; + +// --- instances +_0_0tmpl_0_0dataflow__neuro_0_0nrn__hs__2d \b (.\in.d.d[0] (\in.d.d[0] ), .\in.a (\in.a ), .\outx.d.d[0] (\outx.d.d[0] ), .\outx.a (\outx.a ), .\outy.d.d[0] (\outy.d.d[0] ), .\outy.a (\outy.a ), .reset_B(_reset_B), .vdd(vdd), .vss(vss)); +endmodule + diff --git a/test/unit_tests/texel_small.net b/test/unit_tests/texel_small.net new file mode 100644 index 0000000..eec53e0 --- /dev/null +++ b/test/unit_tests/texel_small.net @@ -0,0 +1,3706 @@ +* +*---- act defproc: ::tmpl::dataflow_neuro::BUF_X4<> ----- +* raw ports: y a +* +.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 y a +*.PININFO y:O a:I +*.POWER VDD Vdd +*.POWER GND GND +*.POWER NSUB GND +*.POWER PSUB Vdd +* +* --- node flags --- +* +* __y (combinational) +* y (combinational) +* +* --- end node flags --- +* +M0_ Vdd a __y Vdd p W=4.5U L=0.6U +M1_0_ Vdd __y y Vdd p W=6U L=0.6U +M1_1_ Vdd __y y Vdd p W=6U L=0.6U +M2_ GND a __y GND n W=2.4U L=0.6U +M3_0_ GND __y y GND n W=3U L=0.6U +M3_1_ GND __y y GND n W=3U L=0.6U +.ends +*---- end of process: BUF_X4<> ----- +* +*---- act defproc: ::tmpl::dataflow_neuro::AND2_X1<> ----- +* raw ports: y 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_0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 +xsyn2nrns__a_57_6 syn2nrns__a_57_6_ay syn2nrns__a_57_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 +.ends +*---- end of process: chip_texel_test<> ----- diff --git a/test/unit_tests/texel_small/test.act b/test/unit_tests/texel_small/test.act index 3b8776b..6bb048b 100644 --- a/test/unit_tests/texel_small/test.act +++ b/test/unit_tests/texel_small/test.act @@ -39,12 +39,11 @@ open std::data; open tmpl::dataflow_neuro; defproc chip_texel_test (bd<14> in; bd<14> out; Mx1of2<8> reg_data[16]; - bool? bd_dly_cfg[4], bd_dly_cfg2[2], loopback_en){ + bool? bd_dly_cfg[4], bd_dly_cfg2[2], loopback_en, _reset_B){ - bool _reset_B; - prs { - Reset => _reset_B- - } + // prs { + // Reset => _reset_B- + // } power supply; supply.vdd = Vdd; supply.vss = GND; @@ -121,4 +120,4 @@ defproc chip_texel_test (bd<14> in; bd<14> out; Mx1of2<8> reg_data[16]; // fifo_decoder_neurons_encoder_fifo e; -chip_texel_test c; \ No newline at end of file +chip_texel_test c; diff --git a/test/unit_tests/texel_small_clean.v b/test/unit_tests/texel_small_clean.v new file mode 100644 index 0000000..a797a23 --- /dev/null +++ b/test/unit_tests/texel_small_clean.v @@ -0,0 +1,9498 @@ +// +// Verilog module for: BUF_X4<> +// + + +// +// Verilog module for: AND2_X1<> +// + + +// +// Verilog module for: MUX2_X1<> +// + + +// +// Verilog module for: BUF_X1<> +// + + +// +// Verilog module for: DLY4_X1<> +// + + +// +// Verilog module for: delayprog<4> +// +module tmpl_0_0dataflow__neuro_0_0delayprog_34_4(out, in, Is0 , Is1 , Is2 , Is3 , vdd, vss); + input vdd; + input vss; + output out; + input in; + input Is0 ; + input Is1 ; + input Is2 ; + input Is3 ; + +// -- signals --- + reg Idly10_a ; + reg Idly0_a ; + reg Idly3_a ; + reg Idly9_a ; + reg Idly6_a ; + reg I_a3 ; + reg Idly0_y ; + reg Idly2_a ; + reg Idly14_y ; + wire Is3 ; + wire Is2 ; + reg Idly8_a ; + reg Idly11_a ; + reg Idly12_a ; + reg Idly5_a ; + reg Idly13_a ; + reg Idly4_a ; + reg Idly7_a ; + wire Is1 ; + reg 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.vdd(vdd), .vss(vss)); +A_2C1N_RB_X4 If_buf_func12 (.y(Iout_d_d12_d0 ), .c1(Ien_buf_out0 ), .c2(I_out_a_BX0 ), .n1(Iin_d_d12_d0 ), .pr_B(I_reset_BXX0 ), .sr_B(I_reset_BXX0 ), .vdd(vdd), .vss(vss)); +A_2C1N_RB_X4 If_buf_func13 (.y(Iout_d_d13_d0 ), .c1(Ien_buf_out0 ), .c2(I_out_a_BX0 ), .n1(Iin_d_d13_d0 ), .pr_B(I_reset_BXX0 ), .sr_B(I_reset_BXX0 ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: qdi2bd<14,4> +// +module tmpl_0_0dataflow__neuro_0_0qdi2bd_314_74_4(Iin_d_d0_d0 , Iin_d_d0_d1 , Iin_d_d1_d0 , Iin_d_d1_d1 , Iin_d_d2_d0 , Iin_d_d2_d1 , Iin_d_d3_d0 , Iin_d_d3_d1 , Iin_d_d4_d0 , Iin_d_d4_d1 , Iin_d_d5_d0 , Iin_d_d5_d1 , Iin_d_d6_d0 , Iin_d_d6_d1 , Iin_d_d7_d0 , Iin_d_d7_d1 , Iin_d_d8_d0 , Iin_d_d8_d1 , Iin_d_d9_d0 , Iin_d_d9_d1 , Iin_d_d10_d0 , Iin_d_d10_d1 , Iin_d_d11_d0 , Iin_d_d11_d1 , Iin_d_d12_d0 , Iin_d_d12_d1 , Iin_d_d13_d0 , Iin_d_d13_d1 , Iin_a , Iin_v , Iout_d0 , Iout_d1 , Iout_d2 , Iout_d3 , Iout_d4 , Iout_d5 , Iout_d6 , Iout_d7 , Iout_d8 , Iout_d9 , Iout_d10 , Iout_d11 , Iout_d12 , Iout_d13 , Iout_r , Iout_a , Idly_cfg0 , Idly_cfg1 , Idly_cfg2 , Idly_cfg3 , reset_B, vdd, vss); + input vdd; + input vss; + input Iin_d_d0_d0 ; + input Iin_d_d0_d1 ; + input Iin_d_d1_d0 ; + input Iin_d_d1_d1 ; + input Iin_d_d2_d0 ; + input Iin_d_d2_d1 ; + input Iin_d_d3_d0 ; + input Iin_d_d3_d1 ; + input Iin_d_d4_d0 ; + input Iin_d_d4_d1 ; + input Iin_d_d5_d0 ; + input Iin_d_d5_d1 ; + input Iin_d_d6_d0 ; + input Iin_d_d6_d1 ; + input Iin_d_d7_d0 ; + input Iin_d_d7_d1 ; + input Iin_d_d8_d0 ; + input Iin_d_d8_d1 ; + input Iin_d_d9_d0 ; + input Iin_d_d9_d1 ; + input Iin_d_d10_d0 ; + input Iin_d_d10_d1 ; + input Iin_d_d11_d0 ; + input Iin_d_d11_d1 ; + input Iin_d_d12_d0 ; + input Iin_d_d12_d1 ; + input Iin_d_d13_d0 ; + input Iin_d_d13_d1 ; + output Iin_a ; + output Iin_v ; + output Iout_d0 ; + output Iout_d1 ; + output Iout_d2 ; + output Iout_d3 ; + output Iout_d4 ; + output Iout_d5 ; + output Iout_d6 ; + output Iout_d7 ; + output Iout_d8 ; + output Iout_d9 ; + output Iout_d10 ; + output Iout_d11 ; + output Iout_d12 ; + output Iout_d13 ; + output Iout_r ; + input Iout_a ; + input Idly_cfg0 ; + input Idly_cfg1 ; + input Idly_cfg2 ; + input Idly_cfg3 ; + input reset_B; + +// -- signals --- + wire Iin_d_d2_d1 ; + reg Iout_vtree_in_d10_d0 ; + reg Iout_vtree_in_d2_d0 ; + reg Iout_d0 ; + wire Iin_d_d4_d0 ; + wire Iin_d_d4_d1 ; + reg Iout_r ; + wire Iout_a ; + wire Iin_d_d9_d1 ; + reg Iout_d6 ; + reg Iout_vtree_in_d4_d0 ; + wire Iin_d_d7_d1 ; + wire Idly_cfg0 ; + wire Iin_d_d8_d1 ; + reg Iout_vtree_in_d13_d0 ; + wire Iin_d_d10_d0 ; + wire Iin_d_d11_d0 ; + wire Iin_d_d9_d0 ; + reg Iout_vtree_in_d8_d0 ; + reg Iin_v ; + reg Iout_vtree_in_d11_d0 ; + wire Iin_d_d7_d0 ; + wire Idly_cfg1 ; + wire Iin_d_d11_d1 ; + wire Iin_d_d3_d1 ; + wire Idly_cfg2 ; + reg Iout_d12 ; + reg Iout_d1 ; + wire reset_B; + wire Iin_d_d13_d1 ; + wire Iin_d_d6_d0 ; + reg Iout_vtree_in_d5_d0 ; + reg Iin_a ; + wire Iin_d_d5_d1 ; + reg Iout_d9 ; + reg Iout_vtree_in_d0_d0 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.Iin_d_d2_d0 (Iin_d_d2_d0 ), .Iin_d_d2_d1 (Iin_d_d2_d1 ), .Iin_d_d3_d0 (Iin_d_d3_d0 ), .Iin_d_d3_d1 (Iin_d_d3_d1 ), .Iin_d_d4_d0 (Iin_d_d4_d0 ), .Iin_d_d4_d1 (Iin_d_d4_d1 ), .Iin_d_d5_d0 (Iin_d_d5_d0 ), .Iin_d_d5_d1 (Iin_d_d5_d1 ), .Iin_d_d6_d0 (Iin_d_d6_d0 ), .Iin_d_d6_d1 (Iin_d_d6_d1 ), .Iin_d_d7_d0 (Iin_d_d7_d0 ), .Iin_d_d7_d1 (Iin_d_d7_d1 ), .Iin_d_d8_d0 (Iin_d_d8_d0 ), .Iin_d_d8_d1 (Iin_d_d8_d1 ), .Iin_d_d9_d0 (Iin_d_d9_d0 ), .Iin_d_d9_d1 (Iin_d_d9_d1 ), .Iin_d_d10_d0 (Iin_d_d10_d0 ), .Iin_d_d10_d1 (Iin_d_d10_d1 ), .Iin_d_d11_d0 (Iin_d_d11_d0 ), .Iin_d_d11_d1 (Iin_d_d11_d1 ), .Iin_d_d12_d0 (Iin_d_d12_d0 ), .Iin_d_d12_d1 (Iin_d_d12_d1 ), .Iin_d_d13_d0 (Iin_d_d13_d0 ), .Iin_d_d13_d1 (Iin_d_d13_d1 ), .Iin_a (Iin_a ), .Iin_v (Iin_v ), .Iout_d_d0_d0 (Iout_vtree_in_d0_d0 ), .Iout_d_d0_d1 (Iout_d0 ), .Iout_d_d1_d0 (Iout_vtree_in_d1_d0 ), .Iout_d_d1_d1 (Iout_d1 ), .Iout_d_d2_d0 (Iout_vtree_in_d2_d0 ), .Iout_d_d2_d1 (Iout_d2 ), .Iout_d_d3_d0 (Iout_vtree_in_d3_d0 ), .Iout_d_d3_d1 (Iout_d3 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.Iin_d3_d1 (Iout_d3 ), .Iin_d4_d0 (Iout_vtree_in_d4_d0 ), .Iin_d4_d1 (Iout_d4 ), .Iin_d5_d0 (Iout_vtree_in_d5_d0 ), .Iin_d5_d1 (Iout_d5 ), .Iin_d6_d0 (Iout_vtree_in_d6_d0 ), .Iin_d6_d1 (Iout_d6 ), .Iin_d7_d0 (Iout_vtree_in_d7_d0 ), .Iin_d7_d1 (Iout_d7 ), .Iin_d8_d0 (Iout_vtree_in_d8_d0 ), .Iin_d8_d1 (Iout_d8 ), .Iin_d9_d0 (Iout_vtree_in_d9_d0 ), .Iin_d9_d1 (Iout_d9 ), .Iin_d10_d0 (Iout_vtree_in_d10_d0 ), .Iin_d10_d1 (Iout_d10 ), .Iin_d11_d0 (Iout_vtree_in_d11_d0 ), .Iin_d11_d1 (Iout_d11 ), .Iin_d12_d0 (Iout_vtree_in_d12_d0 ), .Iin_d12_d1 (Iout_d12 ), .Iin_d13_d0 (Iout_vtree_in_d13_d0 ), .Iin_d13_d1 (Iout_d13 ), .out(Idly_in ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: sigbuf<3> +// +module tmpl_0_0dataflow__neuro_0_0sigbuf_33_4(in, Iout0 , vdd, vss); + input vdd; + input vss; + input in; + output Iout0 ; + +// -- signals --- + reg Iout0 ; + wire in; + +// --- instances +BUF_X1 Ibuf1 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: fifo<14,3> +// +module tmpl_0_0dataflow__neuro_0_0fifo_314_73_4(Iin_d_d0_d0 , Iin_d_d0_d1 , Iin_d_d1_d0 , Iin_d_d1_d1 , Iin_d_d2_d0 , Iin_d_d2_d1 , Iin_d_d3_d0 , Iin_d_d3_d1 , Iin_d_d4_d0 , Iin_d_d4_d1 , Iin_d_d5_d0 , Iin_d_d5_d1 , Iin_d_d6_d0 , Iin_d_d6_d1 , Iin_d_d7_d0 , Iin_d_d7_d1 , Iin_d_d8_d0 , Iin_d_d8_d1 , Iin_d_d9_d0 , Iin_d_d9_d1 , Iin_d_d10_d0 , Iin_d_d10_d1 , Iin_d_d11_d0 , Iin_d_d11_d1 , Iin_d_d12_d0 , Iin_d_d12_d1 , Iin_d_d13_d0 , Iin_d_d13_d1 , Iin_a , Iin_v , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_d_d3_d0 , Iout_d_d3_d1 , Iout_d_d4_d0 , Iout_d_d4_d1 , Iout_d_d5_d0 , Iout_d_d5_d1 , Iout_d_d6_d0 , Iout_d_d6_d1 , Iout_d_d7_d0 , Iout_d_d7_d1 , Iout_d_d8_d0 , Iout_d_d8_d1 , Iout_d_d9_d0 , Iout_d_d9_d1 , Iout_d_d10_d0 , Iout_d_d10_d1 , Iout_d_d11_d0 , Iout_d_d11_d1 , Iout_d_d12_d0 , Iout_d_d12_d1 , Iout_d_d13_d0 , Iout_d_d13_d1 , Iout_a , Iout_v , reset_B, vdd, vss); + input vdd; + input vss; + input Iin_d_d0_d0 ; + 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Iout1_d_d8_d1 , Iout1_d_d9_d0 , Iout1_d_d9_d1 , Iout1_d_d10_d0 , Iout1_d_d10_d1 , Iout1_d_d11_d0 , Iout1_d_d11_d1 , Iout1_d_d12_d0 , Iout1_d_d12_d1 , Iout1_a , Iout1_v , Iout2_d_d0_d0 , Iout2_d_d0_d1 , Iout2_d_d1_d0 , Iout2_d_d1_d1 , Iout2_d_d2_d0 , Iout2_d_d2_d1 , Iout2_d_d3_d0 , Iout2_d_d3_d1 , Iout2_d_d4_d0 , Iout2_d_d4_d1 , Iout2_d_d5_d0 , Iout2_d_d5_d1 , Iout2_d_d6_d0 , Iout2_d_d6_d1 , Iout2_d_d7_d0 , Iout2_d_d7_d1 , Iout2_d_d8_d0 , Iout2_d_d8_d1 , Iout2_d_d9_d0 , Iout2_d_d9_d1 , Iout2_d_d10_d0 , Iout2_d_d10_d1 , Iout2_d_d11_d0 , Iout2_d_d11_d1 , Iout2_d_d12_d0 , Iout2_d_d12_d1 , Iout2_a , Iout2_v , reset_B, vdd, vss); + input vdd; + input vss; + input Iin_d_d0_d0 ; + input Iin_d_d0_d1 ; + input Iin_d_d1_d0 ; + input Iin_d_d1_d1 ; + input Iin_d_d2_d0 ; + input Iin_d_d2_d1 ; + input Iin_d_d3_d0 ; + input Iin_d_d3_d1 ; + input Iin_d_d4_d0 ; + input Iin_d_d4_d1 ; + input Iin_d_d5_d0 ; + input Iin_d_d5_d1 ; + input Iin_d_d6_d0 ; + input Iin_d_d6_d1 ; + input Iin_d_d7_d0 ; + input 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module for: sigbuf<40> +// +module tmpl_0_0dataflow__neuro_0_0sigbuf_340_4(in, Iout0 , vdd, vss); + input vdd; + input vss; + input in; + output Iout0 ; + +// -- signals --- + reg Iout0 ; + wire in; + +// --- instances +BUF_X12 Ibuf12 (.y(Iout0 ), .a(in), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: sigbuf_boolarray<7,40> +// +module tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_37_740_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iout0 , Iout1 , Iout2 , Iout3 , Iout4 , Iout5 , Iout6 , vdd, vss); + input vdd; + input vss; + input Iin0 ; + input Iin1 ; + input Iin2 ; + input Iin3 ; + input Iin4 ; + input Iin5 ; + input Iin6 ; + output Iout0 ; + output Iout1 ; + output Iout2 ; + output Iout3 ; + output Iout4 ; + output Iout5 ; + output Iout6 ; + +// -- signals --- + reg Iout5 ; + reg Iout3 ; + reg Iout1 ; + wire Iin3 ; + wire Iin4 ; + wire Iin1 ; + reg Iout0 ; + wire Iin6 ; + reg Iout2 ; + wire Iin5 ; + reg Iout6 ; + reg Iout4 ; + wire Iin2 ; + wire Iin0 ; + +// --- instances +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb0 (.in(Iin0 ), .Iout0 (Iout0 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb1 (.in(Iin1 ), .Iout0 (Iout1 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb2 (.in(Iin2 ), .Iout0 (Iout2 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb3 (.in(Iin3 ), .Iout0 (Iout3 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb4 (.in(Iin4 ), .Iout0 (Iout4 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb5 (.in(Iin5 ), .Iout0 (Iout5 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 Isb6 (.in(Iin6 ), .Iout0 (Iout6 ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: sigbuf_boolarray<5,40> +// +module tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_35_740_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iout0 , Iout1 , Iout2 , Iout3 , Iout4 , vdd, vss); + input vdd; + input vss; + input Iin0 ; + input Iin1 ; + input Iin2 ; + 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.vss(vss)); +AND3_X1 Iand_f12 (.y(Iout_d_d12_d0 ), .a(Iin_d_d12_d0 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_f13 (.y(Iout_d_d13_d0 ), .a(Iin_d_d13_d0 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t0 (.y(Iout_d_d0_d1 ), .a(Iin_d_d0_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t1 (.y(Iout_d_d1_d1 ), .a(Iin_d_d1_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t2 (.y(Iout_d_d2_d1 ), .a(Iin_d_d2_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t3 (.y(Iout_d_d3_d1 ), .a(Iin_d_d3_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t4 (.y(Iout_d_d4_d1 ), .a(Iin_d_d4_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t5 (.y(Iout_d_d5_d1 ), .a(Iin_d_d5_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t6 (.y(Iout_d_d6_d1 ), .a(Iin_d_d6_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t7 (.y(Iout_d_d7_d1 ), .a(Iin_d_d7_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t8 (.y(Iout_d_d8_d1 ), .a(Iin_d_d8_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t9 (.y(Iout_d_d9_d1 ), .a(Iin_d_d9_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t10 (.y(Iout_d_d10_d1 ), .a(Iin_d_d10_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t11 (.y(Iout_d_d11_d1 ), .a(Iin_d_d11_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t12 (.y(Iout_d_d12_d1 ), .a(Iin_d_d12_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +AND3_X1 Iand_t13 (.y(Iout_d_d13_d1 ), .a(Iin_d_d13_d1 ), .b(Iand_f13_b ), .c(Iin_v ), .vdd(vdd), .vss(vss)); +INV_X1 Iinv (.y(_drop), .a(cond), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0vtree_314_4 Ivt (.Iin_d0_d0 (Iin_d_d0_d0 ), .Iin_d0_d1 (Iin_d_d0_d1 ), .Iin_d1_d0 (Iin_d_d1_d0 ), .Iin_d1_d1 (Iin_d_d1_d1 ), .Iin_d2_d0 (Iin_d_d2_d0 ), .Iin_d2_d1 (Iin_d_d2_d1 ), .Iin_d3_d0 (Iin_d_d3_d0 ), .Iin_d3_d1 (Iin_d_d3_d1 ), .Iin_d4_d0 (Iin_d_d4_d0 ), .Iin_d4_d1 (Iin_d_d4_d1 ), .Iin_d5_d0 (Iin_d_d5_d0 ), .Iin_d5_d1 (Iin_d_d5_d1 ), .Iin_d6_d0 (Iin_d_d6_d0 ), .Iin_d6_d1 (Iin_d_d6_d1 ), .Iin_d7_d0 (Iin_d_d7_d0 ), .Iin_d7_d1 (Iin_d_d7_d1 ), .Iin_d8_d0 (Iin_d_d8_d0 ), .Iin_d8_d1 (Iin_d_d8_d1 ), .Iin_d9_d0 (Iin_d_d9_d0 ), .Iin_d9_d1 (Iin_d_d9_d1 ), .Iin_d10_d0 (Iin_d_d10_d0 ), .Iin_d10_d1 (Iin_d_d10_d1 ), .Iin_d11_d0 (Iin_d_d11_d0 ), .Iin_d11_d1 (Iin_d_d11_d1 ), .Iin_d12_d0 (Iin_d_d12_d0 ), .Iin_d12_d1 (Iin_d_d12_d1 ), .Iin_d13_d0 (Iin_d_d13_d0 ), .Iin_d13_d1 (Iin_d_d13_d1 ), .out(Ivt_out ), .vdd(vdd), .vss(vss)); +A_2C_B_X1 Iack_Cel (.y(Iin_a ), .c1(Ior2_y ), .c2(_in_vX), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: delayprog<2> +// +module tmpl_0_0dataflow__neuro_0_0delayprog_32_4(out, in, Is0 , Is1 , vdd, vss); + input vdd; + input vss; + output out; + input in; + input Is0 ; + input Is1 ; + +// -- signals --- + wire Is1 ; + reg Idly2_y ; + wire in; + reg Idly1_a ; + reg Idly0_y ; + reg Idly0_a ; + reg I_a1 ; + wire Is0 ; + reg out; + reg Idly2_a ; + +// --- instances +AND2_X1 Iand20 (.y(Idly0_a ), .a(in), .b(Is0 ), .vdd(vdd), .vss(vss)); +AND2_X1 Iand21 (.y(Idly1_a ), .a(I_a1 ), .b(Is1 ), .vdd(vdd), .vss(vss)); +MUX2_X1 Imu20 (.y(I_a1 ), .a(in), .b(Idly0_y ), .s(Is0 ), .vdd(vdd), .vss(vss)); +MUX2_X1 Imu21 (.y(out), .a(I_a1 ), .b(Idly2_y ), .s(Is1 ), .vdd(vdd), .vss(vss)); +DLY4_X1 Idly0 (.y(Idly0_y ), .a(Idly0_a ), .vdd(vdd), .vss(vss)); +DLY4_X1 Idly1 (.y(Idly2_a ), .a(Idly1_a ), .vdd(vdd), .vss(vss)); +DLY4_X1 Idly2 (.y(Idly2_y ), .a(Idly2_a ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: bd2qdi<14,4,2> +// +module tmpl_0_0dataflow__neuro_0_0bd2qdi_314_74_72_4(Iin_d0 , Iin_d1 , Iin_d2 , Iin_d3 , Iin_d4 , Iin_d5 , Iin_d6 , Iin_d7 , Iin_d8 , Iin_d9 , Iin_d10 , Iin_d11 , Iin_d12 , Iin_d13 , Iin_r , Iin_a , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_d_d3_d0 , Iout_d_d3_d1 , Iout_d_d4_d0 , Iout_d_d4_d1 , Iout_d_d5_d0 , Iout_d_d5_d1 , Iout_d_d6_d0 , Iout_d_d6_d1 , Iout_d_d7_d0 , Iout_d_d7_d1 , Iout_d_d8_d0 , Iout_d_d8_d1 , Iout_d_d9_d0 , Iout_d_d9_d1 , Iout_d_d10_d0 , Iout_d_d10_d1 , Iout_d_d11_d0 , Iout_d_d11_d1 , Iout_d_d12_d0 , Iout_d_d12_d1 , Iout_d_d13_d0 , Iout_d_d13_d1 , Iout_a , Iout_v , Idly_cfg0 , Idly_cfg1 , Idly_cfg2 , Idly_cfg3 , Idly_cfg20 , Idly_cfg21 , reset_B, vdd, vss); + input vdd; + input vss; + input Iin_d0 ; + input Iin_d1 ; + input Iin_d2 ; + input Iin_d3 ; + input Iin_d4 ; + input Iin_d5 ; + input Iin_d6 ; + input Iin_d7 ; + input Iin_d8 ; + input Iin_d9 ; + input Iin_d10 ; + input Iin_d11 ; + input Iin_d12 ; + input Iin_d13 ; + input Iin_r ; + output Iin_a ; + output Iout_d_d0_d0 ; + output Iout_d_d0_d1 ; + output Iout_d_d1_d0 ; + output Iout_d_d1_d1 ; + output Iout_d_d2_d0 ; + output Iout_d_d2_d1 ; + output Iout_d_d3_d0 ; + output Iout_d_d3_d1 ; + output Iout_d_d4_d0 ; + output Iout_d_d4_d1 ; + output Iout_d_d5_d0 ; + output Iout_d_d5_d1 ; + output Iout_d_d6_d0 ; + output Iout_d_d6_d1 ; + output Iout_d_d7_d0 ; + output Iout_d_d7_d1 ; + output Iout_d_d8_d0 ; + output Iout_d_d8_d1 ; + output Iout_d_d9_d0 ; + output Iout_d_d9_d1 ; + output Iout_d_d10_d0 ; + output Iout_d_d10_d1 ; + output Iout_d_d11_d0 ; + output Iout_d_d11_d1 ; + output Iout_d_d12_d0 ; + output Iout_d_d12_d1 ; + output Iout_d_d13_d0 ; + output Iout_d_d13_d1 ; + input Iout_a ; + input Iout_v ; + input Idly_cfg0 ; + input Idly_cfg1 ; + input Idly_cfg2 ; + input Idly_cfg3 ; + input Idly_cfg20 ; + input Idly_cfg21 ; + input reset_B; + +// -- signals --- + reg Iout_d_d11_d0 ; + wire Iin_d9 ; + reg Iout_d_d12_d1 ; + reg Iout_d_d7_d1 ; + reg Iout_d_d6_d1 ; + reg Iout_d_d1_d0 ; + reg _en; + reg Iout_d_d4_d1 ; + wire Idly_cfg0 ; + reg Iout_d_d9_d0 ; + wire Iin_d1 ; + reg Iout_d_d9_d1 ; + reg Iout_d_d1_d1 ; + reg I_inB11 ; + reg Iout_d_d13_d0 ; + reg I_inB12 ; + reg I_inB5 ; + reg _reset_BX; + reg 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+INV_X1 Iinput_invs1 (.y(I_inB1 ), .a(Iin_d1 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs2 (.y(I_inB2 ), .a(Iin_d2 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs3 (.y(I_inB3 ), .a(Iin_d3 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs4 (.y(I_inB4 ), .a(Iin_d4 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs5 (.y(I_inB5 ), .a(Iin_d5 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs6 (.y(I_inB6 ), .a(Iin_d6 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs7 (.y(I_inB7 ), .a(Iin_d7 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs8 (.y(I_inB8 ), .a(Iin_d8 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs9 (.y(I_inB9 ), .a(Iin_d9 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs10 (.y(I_inB10 ), .a(Iin_d10 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs11 (.y(I_inB11 ), .a(Iin_d11 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs12 (.y(I_inB12 ), .a(Iin_d12 ), .vdd(vdd), .vss(vss)); +INV_X1 Iinput_invs13 (.y(I_inB13 ), .a(Iin_d13 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 Iout_a_B_buf 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+endmodule + +// +// Verilog module for: encoder2d_simple<1,2,2,4> +// +module tmpl_0_0dataflow__neuro_0_0encoder2d__simple_31_72_72_74_4(Iinx0_d_d0 , Iinx0_a , Iinx1_d_d0 , Iinx1_a , Iiny0_d_d0 , Iiny0_a , Iiny1_d_d0 , Iiny1_a , Iiny2_d_d0 , Iiny2_a , Iiny3_d_d0 , Iiny3_a , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_a , Iout_v , reset_B, vdd, vss); + input vdd; + input vss; + input Iinx0_d_d0 ; + output Iinx0_a ; + input Iinx1_d_d0 ; + output Iinx1_a ; + input Iiny0_d_d0 ; + output Iiny0_a ; + input Iiny1_d_d0 ; + output Iiny1_a ; + input Iiny2_d_d0 ; + output Iiny2_a ; + input Iiny3_d_d0 ; + output Iiny3_a ; + output Iout_d_d0_d0 ; + output Iout_d_d0_d1 ; + output Iout_d_d1_d0 ; + output Iout_d_d1_d1 ; + output Iout_d_d2_d0 ; + output Iout_d_d2_d1 ; + input Iout_a ; + input Iout_v ; + input reset_B; + +// -- signals --- + reg _r_x; + reg Iout_d_d2_d0 ; + reg _a_y; + reg Iout_d_d0_d0 ; + reg IYenc_out_d0_d0 ; + reg Iinv_buf_a ; + reg Iout_d_d1_d1 ; + reg Iout_d_d1_d0 ; + wire Iiny3_d_d0 ; + reg IYenc_out_d0_d1 ; + wire Iiny1_d_d0 ; + reg IYenc_out_d1_d1 ; + reg _r_y; + wire Iout_v ; + reg Iout_d_d2_d1 ; + reg IYenc_out_d1_d0 ; + reg Ibuf_in_v ; + reg _a_x; + wire Iinx0_d_d0 ; + reg Iout_d_d0_d1 ; + reg Iiny0_a ; + reg Iiny2_a ; + reg Iiny1_a ; + reg Iinx1_a ; + wire Iiny2_d_d0 ; + wire Iiny0_d_d0 ; + reg IXenc_out_d0_d1 ; + wire reset_B; + reg Iiny3_a ; + wire Iinx1_d_d0 ; + wire Iout_a ; + reg Iinx0_a ; + reg Ia_x_Cel_c1 ; + reg IXenc_out_d0_d0 ; + +// --- instances +INV_X2 Iinv_buf (.y(Ia_x_Cel_c1 ), .a(Iinv_buf_a ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0arbtree_32_4 IXarb (.Iin0_d_d0 (Iinx0_d_d0 ), .Iin0_a (Iinx0_a ), .Iin1_d_d0 (Iinx1_d_d0 ), .Iin1_a (Iinx1_a ), .Iout_d_d0 (_r_x), .Iout_a (_a_x), .vdd(vdd), .vss(vss)); +A_2C_RB_X1 Ia_y_Cel (.y(_a_y), .c1(Ia_x_Cel_c1 ), .c2(_r_y), .pr_B(reset_B), .sr_B(reset_B), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0dualrail__encoder_31_72_4 IXenc (.Iin0 (Iinx0_a ), .Iin1 (Iinx1_a ), .Iout_d0_d0 (IXenc_out_d0_d0 ), .Iout_d0_d1 (IXenc_out_d0_d1 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0dualrail__encoder_32_74_4 IYenc (.Iin0 (Iiny0_a ), .Iin1 (Iiny1_a ), .Iin2 (Iiny2_a ), .Iin3 (Iiny3_a ), .Iout_d0_d0 (IYenc_out_d0_d0 ), .Iout_d0_d1 (IYenc_out_d0_d1 ), .Iout_d1_d0 (IYenc_out_d1_d0 ), .Iout_d1_d1 (IYenc_out_d1_d1 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0arbtree_34_4 IYarb (.Iin0_d_d0 (Iiny0_d_d0 ), .Iin0_a (Iiny0_a ), .Iin1_d_d0 (Iiny1_d_d0 ), .Iin1_a (Iiny1_a ), .Iin2_d_d0 (Iiny2_d_d0 ), .Iin2_a (Iiny2_a ), .Iin3_d_d0 (Iiny3_d_d0 ), .Iin3_a (Iiny3_a ), .Iout_d_d0 (_r_y), .Iout_a (_a_y), .vdd(vdd), .vss(vss)); +A_2C_RB_X1 Ia_x_Cel (.y(_a_x), .c1(Ia_x_Cel_c1 ), .c2(_r_x), .pr_B(reset_B), .sr_B(reset_B), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0buffer_33_4 Ibuf (.Iin_d_d0_d0 (IXenc_out_d0_d0 ), .Iin_d_d0_d1 (IXenc_out_d0_d1 ), .Iin_d_d1_d0 (IYenc_out_d0_d0 ), .Iin_d_d1_d1 (IYenc_out_d0_d1 ), .Iin_d_d2_d0 (IYenc_out_d1_d0 ), .Iin_d_d2_d1 (IYenc_out_d1_d1 ), .Iin_a (Iinv_buf_a ), .Iin_v (Ibuf_in_v ), .Iout_d_d0_d0 (Iout_d_d0_d0 ), .Iout_d_d0_d1 (Iout_d_d0_d1 ), .Iout_d_d1_d0 (Iout_d_d1_d0 ), .Iout_d_d1_d1 (Iout_d_d1_d1 ), .Iout_d_d2_d0 (Iout_d_d2_d0 ), .Iout_d_d2_d1 (Iout_d_d2_d1 ), .Iout_a (Iout_a ), .Iout_v (Iout_v ), .reset_B(reset_B), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: append<12,2,0> +// +module tmpl_0_0dataflow__neuro_0_0append_312_72_70_4(Iin_d_d0_d0 , Iin_d_d0_d1 , Iin_d_d1_d0 , Iin_d_d1_d1 , Iin_d_d2_d0 , Iin_d_d2_d1 , Iin_d_d3_d0 , Iin_d_d3_d1 , Iin_d_d4_d0 , Iin_d_d4_d1 , Iin_d_d5_d0 , Iin_d_d5_d1 , Iin_d_d6_d0 , Iin_d_d6_d1 , Iin_d_d7_d0 , Iin_d_d7_d1 , Iin_d_d8_d0 , Iin_d_d8_d1 , Iin_d_d9_d0 , Iin_d_d9_d1 , Iin_d_d10_d0 , Iin_d_d10_d1 , Iin_d_d11_d0 , Iin_d_d11_d1 , Iout_d_d12_d0 , vdd, vss); + input vdd; + input vss; + input Iin_d_d0_d0 ; + input Iin_d_d0_d1 ; + input Iin_d_d1_d0 ; + input Iin_d_d1_d1 ; + input Iin_d_d2_d0 ; + input Iin_d_d2_d1 ; + input Iin_d_d3_d0 ; + input Iin_d_d3_d1 ; + input Iin_d_d4_d0 ; + input Iin_d_d4_d1 ; + input Iin_d_d5_d0 ; + input Iin_d_d5_d1 ; + input Iin_d_d6_d0 ; + input Iin_d_d6_d1 ; + input Iin_d_d7_d0 ; + input Iin_d_d7_d1 ; + input Iin_d_d8_d0 ; + input Iin_d_d8_d1 ; + input Iin_d_d9_d0 ; + input Iin_d_d9_d1 ; + input Iin_d_d10_d0 ; + input Iin_d_d10_d1 ; + input Iin_d_d11_d0 ; + input Iin_d_d11_d1 ; + output Iout_d_d12_d0 ; + +// -- signals --- + wire Iin_d_d7_d0 ; + wire Iin_d_d5_d1 ; + wire Iin_d_d3_d0 ; + wire Iin_d_d4_d0 ; + wire Iin_d_d6_d1 ; + wire Iin_d_d6_d0 ; + reg Isb_in ; + wire Iin_d_d3_d1 ; + wire Iin_d_d10_d1 ; + wire Iin_d_d0_d0 ; + reg Iout_d_d12_d0 ; + wire Iin_d_d8_d1 ; + wire Iin_d_d10_d0 ; + wire Iin_d_d11_d1 ; + wire Iin_d_d7_d1 ; + wire Iin_d_d5_d0 ; + wire Iin_d_d11_d0 ; + wire Iin_d_d9_d1 ; + wire Iin_d_d0_d1 ; + wire Iin_d_d2_d1 ; + wire Iin_d_d2_d0 ; + wire Iin_d_d1_d1 ; + wire Iin_d_d9_d0 ; + wire Iin_d_d8_d0 ; + wire Iin_d_d4_d1 ; + wire Iin_d_d1_d0 ; + +// --- instances +tmpl_0_0dataflow__neuro_0_0vtree_312_4 Iin_val (.Iin_d0_d0 (Iin_d_d0_d0 ), .Iin_d0_d1 (Iin_d_d0_d1 ), .Iin_d1_d0 (Iin_d_d1_d0 ), .Iin_d1_d1 (Iin_d_d1_d1 ), .Iin_d2_d0 (Iin_d_d2_d0 ), .Iin_d2_d1 (Iin_d_d2_d1 ), .Iin_d3_d0 (Iin_d_d3_d0 ), .Iin_d3_d1 (Iin_d_d3_d1 ), .Iin_d4_d0 (Iin_d_d4_d0 ), .Iin_d4_d1 (Iin_d_d4_d1 ), .Iin_d5_d0 (Iin_d_d5_d0 ), .Iin_d5_d1 (Iin_d_d5_d1 ), .Iin_d6_d0 (Iin_d_d6_d0 ), .Iin_d6_d1 (Iin_d_d6_d1 ), .Iin_d7_d0 (Iin_d_d7_d0 ), .Iin_d7_d1 (Iin_d_d7_d1 ), .Iin_d8_d0 (Iin_d_d8_d0 ), .Iin_d8_d1 (Iin_d_d8_d1 ), .Iin_d9_d0 (Iin_d_d9_d0 ), .Iin_d9_d1 (Iin_d_d9_d1 ), .Iin_d10_d0 (Iin_d_d10_d0 ), .Iin_d10_d1 (Iin_d_d10_d1 ), .Iin_d11_d0 (Iin_d_d11_d0 ), .Iin_d11_d1 (Iin_d_d11_d1 ), .out(Isb_in ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 Isb (.in(Isb_in ), .Iout0 (Iout_d_d12_d0 ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: fifo<3,3> +// +module tmpl_0_0dataflow__neuro_0_0fifo_33_73_4(Iin_d_d0_d0 , Iin_d_d0_d1 , Iin_d_d1_d0 , Iin_d_d1_d1 , Iin_d_d2_d0 , Iin_d_d2_d1 , Iin_a , Iin_v , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_a , Iout_v , reset_B, vdd, vss); + input vdd; + input vss; + input Iin_d_d0_d0 ; + input Iin_d_d0_d1 ; + input Iin_d_d1_d0 ; + input Iin_d_d1_d1 ; + input Iin_d_d2_d0 ; + input Iin_d_d2_d1 ; + output Iin_a ; + output Iin_v ; + output Iout_d_d0_d0 ; + output Iout_d_d0_d1 ; + output Iout_d_d1_d0 ; + output Iout_d_d1_d1 ; + output Iout_d_d2_d0 ; + output Iout_d_d2_d1 ; + input Iout_a ; + input Iout_v ; + input reset_B; + +// -- signals --- + reg Iout_d_d0_d0 ; + wire Iout_v ; + reg Ififo_element2_in_v ; + reg Ififo_element2_in_d_d1_d0 ; + reg Ififo_element2_in_d_d0_d0 ; + reg Ififo_element1_in_d_d1_d0 ; + reg Ififo_element1_in_v ; + reg Iout_d_d2_d1 ; + reg Ififo_element2_in_d_d2_d0 ; + reg Ififo_element2_in_d_d0_d1 ; + wire Iin_d_d2_d1 ; + reg I_reset_BXX2 ; + reg Ififo_element1_in_a ; + wire Iin_d_d1_d0 ; + wire Iin_d_d0_d0 ; + reg Ififo_element1_in_d_d2_d0 ; + reg Iout_d_d2_d0 ; + reg Iin_a ; + reg Iout_d_d0_d1 ; + wire Iin_d_d1_d1 ; + reg Ififo_element2_in_d_d2_d1 ; + reg Ififo_element1_in_d_d0_d0 ; + reg Iout_d_d1_d0 ; + wire Iout_a ; + reg Ififo_element1_in_d_d2_d1 ; + reg Ififo_element1_in_d_d0_d1 ; + wire Iin_d_d2_d0 ; + wire reset_B; + reg Iout_d_d1_d1 ; + reg Ififo_element1_in_d_d1_d1 ; + reg Iin_v ; + reg Ififo_element2_in_d_d1_d1 ; + reg Ififo_element2_in_a ; + wire Iin_d_d0_d1 ; + reg _reset_BX; + +// --- instances +tmpl_0_0dataflow__neuro_0_0sigbuf_33_4 Ireset_bufarray (.in(_reset_BX), .Iout0 (I_reset_BXX2 ), .vdd(vdd), .vss(vss)); +BUF_X1 Ireset_buf (.y(_reset_BX), .a(reset_B), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0buffer_33_4 Ififo_element0 (.Iin_d_d0_d0 (Iin_d_d0_d0 ), .Iin_d_d0_d1 (Iin_d_d0_d1 ), .Iin_d_d1_d0 (Iin_d_d1_d0 ), .Iin_d_d1_d1 (Iin_d_d1_d1 ), .Iin_d_d2_d0 (Iin_d_d2_d0 ), .Iin_d_d2_d1 (Iin_d_d2_d1 ), .Iin_a (Iin_a ), .Iin_v (Iin_v ), .Iout_d_d0_d0 (Ififo_element1_in_d_d0_d0 ), .Iout_d_d0_d1 (Ififo_element1_in_d_d0_d1 ), .Iout_d_d1_d0 (Ififo_element1_in_d_d1_d0 ), .Iout_d_d1_d1 (Ififo_element1_in_d_d1_d1 ), .Iout_d_d2_d0 (Ififo_element1_in_d_d2_d0 ), .Iout_d_d2_d1 (Ififo_element1_in_d_d2_d1 ), .Iout_a (Ififo_element1_in_a ), .Iout_v (Ififo_element1_in_v ), .reset_B(I_reset_BXX2 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0buffer_33_4 Ififo_element1 (.Iin_d_d0_d0 (Ififo_element1_in_d_d0_d0 ), .Iin_d_d0_d1 (Ififo_element1_in_d_d0_d1 ), .Iin_d_d1_d0 (Ififo_element1_in_d_d1_d0 ), .Iin_d_d1_d1 (Ififo_element1_in_d_d1_d1 ), .Iin_d_d2_d0 (Ififo_element1_in_d_d2_d0 ), .Iin_d_d2_d1 (Ififo_element1_in_d_d2_d1 ), .Iin_a (Ififo_element1_in_a ), .Iin_v (Ififo_element1_in_v ), .Iout_d_d0_d0 (Ififo_element2_in_d_d0_d0 ), .Iout_d_d0_d1 (Ififo_element2_in_d_d0_d1 ), .Iout_d_d1_d0 (Ififo_element2_in_d_d1_d0 ), .Iout_d_d1_d1 (Ififo_element2_in_d_d1_d1 ), .Iout_d_d2_d0 (Ififo_element2_in_d_d2_d0 ), .Iout_d_d2_d1 (Ififo_element2_in_d_d2_d1 ), .Iout_a (Ififo_element2_in_a ), .Iout_v (Ififo_element2_in_v ), .reset_B(I_reset_BXX2 ), .vdd(vdd), .vss(vss)); +tmpl_0_0dataflow__neuro_0_0buffer_33_4 Ififo_element2 (.Iin_d_d0_d0 (Ififo_element2_in_d_d0_d0 ), .Iin_d_d0_d1 (Ififo_element2_in_d_d0_d1 ), .Iin_d_d1_d0 (Ififo_element2_in_d_d1_d0 ), .Iin_d_d1_d1 (Ififo_element2_in_d_d1_d1 ), .Iin_d_d2_d0 (Ififo_element2_in_d_d2_d0 ), .Iin_d_d2_d1 (Ififo_element2_in_d_d2_d1 ), .Iin_a (Ififo_element2_in_a ), .Iin_v (Ififo_element2_in_v ), .Iout_d_d0_d0 (Iout_d_d0_d0 ), .Iout_d_d0_d1 (Iout_d_d0_d1 ), .Iout_d_d1_d0 (Iout_d_d1_d0 ), .Iout_d_d1_d1 (Iout_d_d1_d1 ), .Iout_d_d2_d0 (Iout_d_d2_d0 ), .Iout_d_d2_d1 (Iout_d_d2_d1 ), .Iout_a (Iout_a ), .Iout_v (Iout_v ), .reset_B(I_reset_BXX2 ), .vdd(vdd), .vss(vss)); +endmodule + +// +// Verilog module for: chip_texel<14,2,4,2,4,1,2,1,2,4,4,4,8,4,5,7,5,7,3,3,4,2,4,8,16> +// +module tmpl_0_0dataflow__neuro_0_0chip__texel_314_72_74_72_74_71_72_71_72_74_74_74_78_74_75_77_75_77_73_73_74_72_74_78_716_4(Iin_d0 , Iin_d1 , Iin_d2 , Iin_d3 , Iin_d4 , Iin_d5 , Iin_d6 , Iin_d7 , Iin_d8 , Iin_d9 , Iin_d10 , Iin_d11 , Iin_d12 , Iin_d13 , Iin_r , Iin_a , Iout_d0 , Iout_d1 , Iout_d2 , Iout_d3 , Iout_d4 , Iout_d5 , Iout_d6 , Iout_d7 , Iout_d8 , Iout_d9 , Iout_d10 , Iout_d11 , Iout_d12 , Iout_d13 , Iout_r , Iout_a , Ireg_data0_d0_d0 , Ireg_data0_d0_d1 , Ireg_data0_d1_d0 , Ireg_data0_d1_d1 , Ireg_data0_d2_d0 , Ireg_data0_d2_d1 , Ireg_data0_d3_d0 , Ireg_data0_d3_d1 , Ireg_data0_d4_d0 , Ireg_data0_d4_d1 , Ireg_data0_d5_d0 , Ireg_data0_d5_d1 , Ireg_data0_d6_d0 , Ireg_data0_d6_d1 , Ireg_data0_d7_d0 , Ireg_data0_d7_d1 , Ireg_data1_d0_d0 , Ireg_data1_d0_d1 , Ireg_data1_d1_d0 , Ireg_data1_d1_d1 , Ireg_data1_d2_d0 , Ireg_data1_d2_d1 , Ireg_data1_d3_d0 , Ireg_data1_d3_d1 , Ireg_data1_d4_d0 , Ireg_data1_d4_d1 , Ireg_data1_d5_d0 , Ireg_data1_d5_d1 , Ireg_data1_d6_d0 , Ireg_data1_d6_d1 , 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