module tmpl_0_0dataflow__neuro_0_0andtree_36_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , out, vdd, vss); 
   input vdd;
   input vss;
   input Iin0 ;
   input Iin1 ;
   input Iin2 ;
   input Iin3 ;
   input Iin4 ;
   input Iin5 ;
   output out;

// -- signals ---
   wire Iin3 ;
   wire Iin1 ;
   wire Itmp8 ;
   wire Itmp7 ;
   wire Iin5 ;
   wire Iin4 ;
   wire Itmp6 ;
   wire Iin2 ;
   wire out ;
   wire Iin0 ;

// --- instances
AND3_X1 Iand3s0  (.y(out), .a(Itmp6 ), .b(Itmp7 ), .c(Itmp8 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s0  (.y(Itmp6 ), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s1  (.y(Itmp7 ), .a(Iin2 ), .b(Iin3 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s2  (.y(Itmp8 ), .a(Iin4 ), .b(Iin5 ), .vdd(vdd), .vss(vss));
endmodule