module tmpl_0_0dataflow__neuro_0_0dualrail__encoder_33_76_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iout_d0_d0 , Iout_d0_d1 , Iout_d1_d0 , Iout_d1_d1 , Iout_d2_d0 , Iout_d2_d1 , Isupply_vss , vdd, vss); 
   input vdd;
   input vss;
   input Iin0 ;
   input Iin1 ;
   input Iin2 ;
   input Iin3 ;
   input Iin4 ;
   input Iin5 ;
   
   
   
   
   
   
   input Isupply_vss ;

// -- signals ---
   wire Itielo1_y ;
   wire Itielo0_y ;
   wire I_inX0 ;
   wire I_inX4 ;
   output Iout_d0_d1 ;
   wire Iin1 ;
   output Iout_d1_d1 ;
   wire Iin0 ;
   wire Iin4 ;
   wire I_inX2 ;
   wire Isupply_vss ;
   output Iout_d2_d1 ;
   wire Iin3 ;
   output Iout_d2_d0 ;
   wire Itielo2_y ;
   wire Iin2 ;
   wire I_inX1 ;
   wire Iin5 ;
   output Iout_d0_d0 ;
   wire I_inX5 ;
   wire I_inX3 ;
   output Iout_d1_d0 ;

// --- instances
TIELO_X1 Itielo0  (.y(Itielo0_y ), .vdd(vdd), .vss(vss));
TIELO_X1 Itielo1  (.y(Itielo1_y ), .vdd(vdd), .vss(vss));
TIELO_X1 Itielo2  (.y(Itielo2_y ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_t0  (.Iin0 (I_inX1 ), .Iin1 (I_inX3 ), .Iin2 (I_inX5 ), .Iin3 (Itielo0_y ), .out(Iout_d0_d1 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_t1  (.Iin0 (I_inX2 ), .Iin1 (I_inX3 ), .Iin2 (Itielo1_y ), .Iin3 (Itielo1_y ), .out(Iout_d1_d1 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_t2  (.Iin0 (I_inX4 ), .Iin1 (I_inX5 ), .Iin2 (Itielo2_y ), .Iin3 (Itielo2_y ), .out(Iout_d2_d1 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_f0  (.Iin0 (I_inX0 ), .Iin1 (I_inX2 ), .Iin2 (I_inX4 ), .Iin3 (Itielo0_y ), .out(Iout_d0_d0 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_f1  (.Iin0 (I_inX0 ), .Iin1 (I_inX1 ), .Iin2 (I_inX4 ), .Iin3 (I_inX5 ), .out(Iout_d1_d0 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0ortree_34_4 Iors_f2  (.Iin0 (I_inX0 ), .Iin1 (I_inX1 ), .Iin2 (I_inX2 ), .Iin3 (I_inX3 ), .out(Iout_d2_d0 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_36_73_4 Isb_in  (.Iin0 (Iin0 ), .Iin1 (Iin1 ), .Iin2 (Iin2 ), .Iin3 (Iin3 ), .Iin4 (Iin4 ), .Iin5 (Iin5 ), .Iout0 (I_inX0 ), .Iout1 (I_inX1 ), .Iout2 (I_inX2 ), .Iout3 (I_inX3 ), .Iout4 (I_inX4 ), .Iout5 (I_inX5 ), .vdd(vdd), .vss(vss));
endmodule