108 lines
2.4 KiB
Coq
108 lines
2.4 KiB
Coq
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// Verilog module for: INV_X1<>
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// Verilog module for: A_2P_U_X4<>
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// Verilog module for: INV_X2<>
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// Verilog module for: A_2C1N_RB_X1<>
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// Verilog module for: BUF_X2<>
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// Verilog module for: A_1C1P_X1<>
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// Verilog module for: A_2C1P1N_RB_X1<>
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// Verilog module for: A_3P_U_X4<>
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// Verilog module for: nrn_hs_2d<>
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module _0_0tmpl_0_0dataflow__neuro_0_0nrn__hs__2d(\in.d.d[0] , \in.a , \outx.d.d[0] , \outx.a , \outy.d.d[0] , \outy.a , reset_B, vdd, vss);
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input vdd;
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input vss;
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input \in.d.d[0] ;
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output \in.a ;
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output \outx.d.d[0] ;
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input \outx.a ;
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output \outy.d.d[0] ;
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input \outy.a ;
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input reset_B;
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// -- signals ---
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reg \outx.d.d[0] ;
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reg \in.a ;
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reg _reqB;
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reg \outy.d.d[0] ;
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wire reset_B;
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reg _y_a_B;
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wire \outy.a ;
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reg _x_a_B;
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reg _reset_BX;
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wire \in.d.d[0] ;
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wire \outx.a ;
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reg _en;
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reg _req;
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// --- instances
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INV_X1 \req_inv (.y(_reqB), .a(_req), .vdd(vdd), .vss(vss));
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|
A_2P_U_X4 \pu_y (.p1(_reqB), .p2(\outy.a ), .y(\outy.d.d[0] ), .vdd(vdd), .vss(vss));
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|
INV_X2 \inv_x (.y(_x_a_B), .a(\outx.a ), .vdd(vdd), .vss(vss));
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|
INV_X2 \inv_y (.y(_y_a_B), .a(\outy.a ), .vdd(vdd), .vss(vss));
|
||
|
|
A_2C1N_RB_X1 \A_ack (.y(\in.a ), .c1(_en), .c2(\in.d.d[0] ), .n1(_req), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss));
|
||
|
|
BUF_X2 \reset_buf (.y(_reset_BX), .a(reset_B), .vdd(vdd), .vss(vss));
|
||
|
|
A_1C1P_X1 \A_en (.y(_en), .c1(\in.a ), .p1(_req), .vdd(vdd), .vss(vss));
|
||
|
|
A_2C1P1N_RB_X1 \A_req (.y(_req), .c1(_en), .c2(_y_a_B), .p1(_x_a_B), .n1(\in.d.d[0] ), .pr_B(_reset_BX), .sr_B(_reset_BX), .vdd(vdd), .vss(vss));
|
||
|
|
A_3P_U_X4 \pu_x (.p1(\outx.a ), .p2(_reqB), .p3(_y_a_B), .y(\outx.d.d[0] ), .vdd(vdd), .vss(vss));
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||
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|
endmodule
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//
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|
// Verilog module for: nrn_hs_2d_inst<>
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//
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|
module nrn__hs__2d__inst(\in.d.d[0] , \in.a , \outx.d.d[0] , \outx.a , \outy.d.d[0] , \outy.a , vdd, vss);
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input vdd;
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input vss;
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input \in.d.d[0] ;
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output \in.a ;
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output \outx.d.d[0] ;
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|
input \outx.a ;
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output \outy.d.d[0] ;
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|
input \outy.a ;
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// -- signals ---
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reg \outx.d.d[0] ;
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wire \outy.a ;
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wire \in.d.d[0] ;
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reg \outy.d.d[0] ;
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reg _reset_B;
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wire \outx.a ;
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reg \in.a ;
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|
// --- instances
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_0_0tmpl_0_0dataflow__neuro_0_0nrn__hs__2d \b (.\in.d.d[0] (\in.d.d[0] ), .\in.a (\in.a ), .\outx.d.d[0] (\outx.d.d[0] ), .\outx.a (\outx.a ), .\outy.d.d[0] (\outy.d.d[0] ), .\outy.a (\outy.a ), .reset_B(_reset_B), .vdd(vdd), .vss(vss));
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endmodule
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