61 lines
1.7 KiB
Verilog
61 lines
1.7 KiB
Verilog
module tmpl_0_0dataflow__neuro_0_0ortree_315_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iin7 , Iin8 , Iin9 , Iin10 , Iin11 , Iin12 , Iin13 , Iin14 , out, vdd, vss);
|
|
input vdd;
|
|
input vss;
|
|
input Iin0 ;
|
|
input Iin1 ;
|
|
input Iin2 ;
|
|
input Iin3 ;
|
|
input Iin4 ;
|
|
input Iin5 ;
|
|
input Iin6 ;
|
|
input Iin7 ;
|
|
input Iin8 ;
|
|
input Iin9 ;
|
|
input Iin10 ;
|
|
input Iin11 ;
|
|
input Iin12 ;
|
|
input Iin13 ;
|
|
input Iin14 ;
|
|
output out;
|
|
|
|
// -- signals ---
|
|
wire Itmp18 ;
|
|
wire Iin7 ;
|
|
wire Iin2 ;
|
|
wire Iin5 ;
|
|
wire Itmp23 ;
|
|
wire Itmp20 ;
|
|
wire Iin3 ;
|
|
wire Iin9 ;
|
|
wire Iin13 ;
|
|
wire Iin1 ;
|
|
wire Iin14 ;
|
|
wire Iin10 ;
|
|
wire Itmp16 ;
|
|
wire Itmp22 ;
|
|
wire Iin11 ;
|
|
wire out ;
|
|
wire Iin12 ;
|
|
wire Iin6 ;
|
|
wire Itmp15 ;
|
|
wire Iin8 ;
|
|
wire Itmp17 ;
|
|
wire Itmp19 ;
|
|
wire Iin4 ;
|
|
wire Itmp21 ;
|
|
wire Iin0 ;
|
|
wire Itmp24 ;
|
|
|
|
// --- instances
|
|
OR3_X1 Ior3s0 (.y(Itmp21 ), .a(Iin12 ), .b(Iin13 ), .c(Iin14 ), .vdd(vdd), .vss(vss));
|
|
OR3_X1 Ior3s1 (.y(Itmp24 ), .a(Itmp19 ), .b(Itmp20 ), .c(Itmp21 ), .vdd(vdd), .vss(vss));
|
|
OR3_X1 Ior3s2 (.y(out), .a(Itmp22 ), .b(Itmp23 ), .c(Itmp24 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s0 (.y(Itmp15 ), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s1 (.y(Itmp16 ), .a(Iin2 ), .b(Iin3 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s2 (.y(Itmp17 ), .a(Iin4 ), .b(Iin5 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s3 (.y(Itmp18 ), .a(Iin6 ), .b(Iin7 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s4 (.y(Itmp19 ), .a(Iin8 ), .b(Iin9 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s5 (.y(Itmp20 ), .a(Iin10 ), .b(Iin11 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s6 (.y(Itmp22 ), .a(Itmp15 ), .b(Itmp16 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s7 (.y(Itmp23 ), .a(Itmp17 ), .b(Itmp18 ), .vdd(vdd), .vss(vss));
|
|
endmodule |