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*---- act defproc: ::tmpl::dataflow_neuro::BUF_X4<> -----
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* raw ports: y a
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4 y a
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*.PININFO y:O a:I
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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*
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* --- node flags ---
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*
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* __y (combinational)
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* y (combinational)
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*
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* --- end node flags ---
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*
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M0_ Vdd a __y Vdd p W=4.5U L=0.6U
|
|
M1_0_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M1_1_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M2_ GND a __y GND n W=2.4U L=0.6U
|
|
M3_0_ GND __y y GND n W=3U L=0.6U
|
|
M3_1_ GND __y y GND n W=3U L=0.6U
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.ends
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*---- end of process: BUF_X4<> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::AND2_X1<> -----
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* raw ports: y a b
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1 y a b
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*.PININFO y:O a:I b:I
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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*
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* --- node flags ---
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*
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* __y (combinational)
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* y (combinational)
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*
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* --- end node flags ---
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*
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M0_ Vdd a __y Vdd p W=3U L=0.6U
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M1_ Vdd b __y Vdd p W=3U L=0.6U
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|
M2_ Vdd __y y Vdd p W=3U L=0.6U
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M3_ GND a #3 GND n W=3U L=0.6U
|
|
M4_ GND __y y GND n W=1.5U L=0.6U
|
|
M5_ #3 b __y GND n W=3U L=0.6U
|
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.ends
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|
*---- end of process: AND2_X1<> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::MUX2_X1<> -----
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* raw ports: y a b s
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1 y a b s
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*.PININFO y:O a:I b:I s:I
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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*
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* --- node flags ---
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*
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* __s (combinational)
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* __y (combinational)
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* y (combinational)
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*
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* --- end node flags ---
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*
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M0_ Vdd s __s Vdd p W=3U L=0.6U
|
|
M1_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M2_ Vdd b #7 Vdd p W=6U L=0.6U
|
|
M3_ Vdd __y y Vdd p W=3U L=0.6U
|
|
M4_ GND s __s GND n W=1.5U L=0.6U
|
|
M5_ GND a #9 GND n W=3U L=0.6U
|
|
M6_ GND b #10 GND n W=3U L=0.6U
|
|
M7_ GND __y y GND n W=1.5U L=0.6U
|
|
M8_ #5 s __y Vdd p W=6U L=0.6U
|
|
M9_ #7 __s __y Vdd p W=6U L=0.6U
|
|
M10_ #9 __s __y GND n W=3U L=0.6U
|
|
M11_ #10 s __y GND n W=3U L=0.6U
|
|
.ends
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|
*---- end of process: MUX2_X1<> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::BUF_X1<> -----
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* raw ports: y a
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1 y a
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|
*.PININFO y:O a:I
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*.POWER VDD Vdd
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*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
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|
*
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* --- node flags ---
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|
*
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* __y (combinational)
|
|
* y (combinational)
|
|
*
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* --- end node flags ---
|
|
*
|
|
M0_ Vdd a __y Vdd p W=3U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=3U L=0.6U
|
|
M2_ GND a __y GND n W=1.5U L=0.6U
|
|
M3_ GND __y y GND n W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X1<> -----
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|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::DLY4_X1<> -----
|
|
* raw ports: y a
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|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1 y a
|
|
*.PININFO y:O a:I
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*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
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|
xbufchain_50_6 bufchain_50_6_ay a _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_51_6 bufchain_51_6_ay bufchain_50_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_52_6 bufchain_52_6_ay bufchain_51_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_53_6 bufchain_53_6_ay bufchain_52_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_54_6 bufchain_54_6_ay bufchain_53_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_55_6 bufchain_55_6_ay bufchain_54_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_56_6 bufchain_56_6_ay bufchain_55_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_57_6 bufchain_57_6_ay bufchain_56_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_58_6 bufchain_58_6_ay bufchain_57_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_59_6 bufchain_59_6_ay bufchain_58_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_510_6 bufchain_510_6_ay bufchain_59_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_511_6 bufchain_511_6_ay bufchain_510_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_512_6 bufchain_512_6_ay bufchain_511_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_513_6 bufchain_513_6_ay bufchain_512_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_514_6 bufchain_514_6_ay bufchain_513_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xbufchain_515_6 y bufchain_514_6_ay _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: DLY4_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::delayprog<4> -----
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|
* raw ports: out in s[0] s[1] s[2] s[3]
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|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0delayprog_34_4 out in s_50_6 s_51_6 s_52_6 s_53_6
|
|
*.PININFO out:O in:I s_50_6:I s_51_6:I s_52_6:I s_53_6:I
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|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
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|
xand2_50_6 dly_50_6_aa in s_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand2_51_6 dly_51_6_aa __a_51_6 s_51_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand2_52_6 dly_53_6_aa __a_52_6 s_52_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand2_53_6 dly_57_6_aa __a_53_6 s_53_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xmu2_50_6 __a_51_6 in dly_50_6_ay s_50_6 _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1
|
|
xmu2_51_6 __a_52_6 __a_51_6 dly_52_6_ay s_51_6 _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1
|
|
xmu2_52_6 __a_53_6 __a_52_6 dly_56_6_ay s_52_6 _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1
|
|
xmu2_53_6 out __a_53_6 dly_514_6_ay s_53_6 _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1
|
|
xdly_50_6 dly_50_6_ay dly_50_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_51_6 dly_52_6_aa dly_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_52_6 dly_52_6_ay dly_52_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_53_6 dly_54_6_aa dly_53_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_54_6 dly_55_6_aa dly_54_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_55_6 dly_56_6_aa dly_55_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_56_6 dly_56_6_ay dly_56_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_57_6 dly_58_6_aa dly_57_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_58_6 dly_59_6_aa dly_58_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_59_6 dly_510_6_aa dly_59_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_510_6 dly_511_6_aa dly_510_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_511_6 dly_512_6_aa dly_511_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_512_6 dly_513_6_aa dly_512_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_513_6 dly_514_6_aa dly_513_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_514_6 dly_514_6_ay dly_514_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
.ends
|
|
*---- end of process: delayprog<4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::INV_X4<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0INV_X4 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_0_ Vdd a y Vdd p W=6U L=0.6U
|
|
M0_1_ Vdd a y Vdd p W=6U L=0.6U
|
|
M1_0_ GND a y GND n W=3U L=0.6U
|
|
M1_1_ GND a y GND n W=3U L=0.6U
|
|
.ends
|
|
*---- end of process: INV_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C_B_X1<> -----
|
|
* raw ports: y c1 c2
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1 y c1 c2
|
|
*.PININFO y:O c1:I c2:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M2_keeper Vdd GND #8 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 #6 GND n W=3U L=0.6U
|
|
M4_ GND __y y GND n W=1.5U L=0.6U
|
|
M5_keeper GND Vdd #9 GND n W=0.9U L=4.5U
|
|
M6_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M7_ #6 c2 __y GND n W=3U L=0.6U
|
|
M8_keeper #8 y __y Vdd p W=0.9U L=0.6U
|
|
M9_keeper #9 y __y GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C_B_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<2> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_32_4 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xC2Els_50_6 out in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
.ends
|
|
*---- end of process: ctree<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::OR2_X1<> -----
|
|
* raw ports: y a b
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1 y a b
|
|
*.PININFO y:O a:I b:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=3U L=0.6U
|
|
M2_ GND a __y GND n W=1.5U L=0.6U
|
|
M3_ GND b __y GND n W=1.5U L=0.6U
|
|
M4_ GND __y y GND n W=1.5U L=0.6U
|
|
M5_ #5 b __y Vdd p W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: OR2_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<2> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_32_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 ct_ain_51_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_32_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_51_6 ct_ain_51_6 in_ad_51_6_ad_51_6 in_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<2> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf1 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: sigbuf<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::INV_X1<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0INV_X1 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a y Vdd p W=3U L=0.6U
|
|
M1_ GND a y GND n W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: INV_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::andtree<1> -----
|
|
* raw ports: in[0] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0andtree_31_4 in_50_6 out
|
|
*.PININFO in_50_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xb out in_50_6 _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: andtree<1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail<1,2> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] out[0] out[1]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_31_72_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 out_50_6 out_51_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I out_50_6:O out_51_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xatree_50_6 atree_50_6_ain_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_31_4
|
|
xatree_51_6 atree_51_6_ain_50_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_31_4
|
|
xin__tX_50_6 in_ad_50_6_ad_51_6 atree_51_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xin__fX_50_6 in_ad_50_6_ad_50_6 atree_50_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
.ends
|
|
*---- end of process: decoder_dualrail<1,2> -----
|
|
*
|
|
*---- act defproc: ::cell::g0x0<> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0cell_0_0g0x0 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd in_50_6 #3 Vdd p W=1.5U L=0.6U
|
|
M1_ #3 in_51_6 out Vdd p W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: g0x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2P_U_X4<> -----
|
|
* raw ports: p1 p2 y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2P_U_X4 p1 p2 y
|
|
*.PININFO p1:I p2:I y:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcpx0 p1 p2 y _0_0cell_0_0g0x0
|
|
.ends
|
|
*---- end of process: A_2P_U_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ortree<2> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xor2s_50_6 out in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: ortree<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::BUF_X2<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X2 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a __y Vdd p W=3U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M2_ GND a __y GND n W=1.5U L=0.6U
|
|
M3_ GND __y y GND n W=3U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X2<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<5> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_35_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf2 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X2
|
|
.ends
|
|
*---- end of process: sigbuf<5> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<1> -----
|
|
* raw ports: in[0] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_31_4 in_50_6 out
|
|
*.PININFO in_50_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xb out in_50_6 _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: ctree<1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<1> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_31_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_31_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::andtree<2> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0andtree_32_4 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xand2s_50_6 out in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
.ends
|
|
*---- end of process: andtree<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<4> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf1 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: sigbuf<4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail<2,4> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] out[0] out[1] out[2] out[3]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_32_74_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 out_50_6 out_51_6 out_52_6 out_53_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xatree_50_6 atree_52_6_ain_50_6 atree_51_6_ain_51_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_32_4
|
|
xatree_51_6 atree_53_6_ain_50_6 atree_51_6_ain_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_32_4
|
|
xatree_52_6 atree_52_6_ain_50_6 atree_53_6_ain_51_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_32_4
|
|
xatree_53_6 atree_53_6_ain_50_6 atree_53_6_ain_51_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_32_4
|
|
xin__tX_50_6 in_ad_50_6_ad_51_6 atree_53_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xin__tX_51_6 in_ad_51_6_ad_51_6 atree_53_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xin__fX_50_6 in_ad_50_6_ad_50_6 atree_52_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xin__fX_51_6 in_ad_51_6_ad_50_6 atree_51_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
.ends
|
|
*---- end of process: decoder_dualrail<2,4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::and_grid<2,4> -----
|
|
* raw ports: out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7] inx[0] inx[1] iny[0] iny[1] iny[2] iny[3]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0and__grid_32_74_4 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6 inx_50_6 inx_51_6 iny_50_6 iny_51_6 iny_52_6 iny_53_6
|
|
*.PININFO out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O inx_50_6:I inx_51_6:I iny_50_6:I iny_51_6:I iny_52_6:I iny_53_6:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xybuf_50_6 iny_50_6 ands_51_6_ab _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xybuf_51_6 iny_51_6 ands_53_6_ab _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xybuf_52_6 iny_52_6 ands_55_6_ab _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xybuf_53_6 iny_53_6 ands_57_6_ab _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xands_50_6 out_50_6 ands_56_6_aa ands_51_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_51_6 out_51_6 ands_57_6_aa ands_51_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_52_6 out_52_6 ands_56_6_aa ands_53_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_53_6 out_53_6 ands_57_6_aa ands_53_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_54_6 out_54_6 ands_56_6_aa ands_55_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_55_6 out_55_6 ands_57_6_aa ands_55_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_56_6 out_56_6 ands_56_6_aa ands_57_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xands_57_6 out_57_6 ands_57_6_aa ands_57_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xxbuf_50_6 inx_50_6 ands_56_6_aa _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xxbuf_51_6 inx_51_6 ands_57_6_aa _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
.ends
|
|
*---- end of process: and_grid<2,4> -----
|
|
*
|
|
*---- act defproc: ::cell::g1x0<> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0cell_0_0g1x0 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ GND in_50_6 #3 GND n W=0.9U L=0.6U
|
|
M1_ #3 in_51_6 out GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: g1x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2N_U_X4<> -----
|
|
* raw ports: n1 n2 y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4 n1 n2 y
|
|
*.PININFO n1:I n2:I y:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcpx0 n1 n2 y _0_0cell_0_0g1x0
|
|
.ends
|
|
*---- end of process: A_2N_U_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::KEEP<> -----
|
|
* raw ports: y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0KEEP y
|
|
*.PININFO y:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd y __y Vdd p W=1.5U L=0.6U
|
|
M1_ GND y __y GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: KEEP<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<6> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_36_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf2 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X2
|
|
.ends
|
|
*---- end of process: sigbuf<6> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_3C_RB_X4<> -----
|
|
* raw ports: y c1 c2 c3 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_3C_RB_X4 y c1 c2 c3 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I c3:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #4 Vdd p W=6.3U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M3_keeper Vdd GND #14 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #11 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #15 GND n W=0.9U L=4.5U
|
|
M7_ #3 c3 __y Vdd p W=6.3U L=0.6U
|
|
M8_ #9 sr__B __y GND n W=6U L=0.6U
|
|
M9_keeper #14 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #15 y __y GND n W=0.9U L=0.6U
|
|
M11_ #4 c2 #3 Vdd p W=6.3U L=0.6U
|
|
M12_ #10 c3 #9 GND n W=6U L=0.6U
|
|
M13_ #11 c2 #10 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_3C_RB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_3C_B_X1<> -----
|
|
* raw ports: y c1 c2 c3
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1 y c1 c2 c3
|
|
*.PININFO y:O c1:I c2:I c3:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #4 Vdd p W=6.3U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M2_keeper Vdd GND #11 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 #9 GND n W=4.5U L=0.6U
|
|
M4_ GND __y y GND n W=1.5U L=0.6U
|
|
M5_keeper GND Vdd #12 GND n W=0.9U L=4.5U
|
|
M6_ #3 c3 __y Vdd p W=6.3U L=0.6U
|
|
M7_ #8 c3 __y GND n W=4.5U L=0.6U
|
|
M8_keeper #11 y __y Vdd p W=0.9U L=0.6U
|
|
M9_keeper #12 y __y GND n W=0.9U L=0.6U
|
|
M10_ #4 c2 #3 Vdd p W=6.3U L=0.6U
|
|
M11_ #9 c2 #8 GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: A_3C_B_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<3> -----
|
|
* raw ports: in[0] in[1] in[2] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_33_4 in_50_6 in_51_6 in_52_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xC3Els_50_6 out in_50_6 in_51_6 in_52_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
|
|
.ends
|
|
*---- end of process: ctree<3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<3> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_33_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 ct_ain_51_6 ct_ain_52_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_33_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_51_6 ct_ain_51_6 in_ad_51_6_ad_51_6 in_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_52_6 ct_ain_52_6 in_ad_52_6_ad_51_6 in_ad_52_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C1P_X1<> -----
|
|
* raw ports: y c1 p1
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P_X1 y c1 p1
|
|
*.PININFO y:O c1:I p1:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd p1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd y #fb6# Vdd p W=1.5U L=1.2U
|
|
M2_keeper Vdd GND #7 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 y GND n W=1.5U L=0.6U
|
|
M4_ GND y #fb6# GND n W=0.9U L=1.2U
|
|
M5_keeper GND Vdd #8 GND n W=0.9U L=4.5U
|
|
M6_ #3 c1 y Vdd p W=4.2U L=0.6U
|
|
M7_keeper #7 #fb6# y Vdd p W=0.9U L=0.6U
|
|
M8_keeper #8 #fb6# y GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C1P_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C1N_RB_X4<> -----
|
|
* raw ports: y c1 c2 n1 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4 y c1 c2 n1 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I n1:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M3_keeper Vdd GND #13 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #9 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #14 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=6U L=0.6U
|
|
M9_keeper #13 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #14 y __y GND n W=0.9U L=0.6U
|
|
M11_ #8 n1 #7 GND n W=6U L=0.6U
|
|
M12_ #9 c2 #8 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C1N_RB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::buffer<3> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.a out.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_aa in_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_aa out_av reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_aa:O in_av:O out_ad_ad_50_6_ad_50_6:O out_ad_ad_50_6_ad_51_6:O out_ad_ad_51_6_ad_50_6:O out_ad_ad_51_6_ad_51_6:O out_ad_ad_52_6_ad_50_6:O out_ad_ad_52_6_ad_51_6:O out_aa:I out_av:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xout__a__B__buf __out__a__B __out__a__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_36_4
|
|
xinack__ctl in_aa __en in_av out_av __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_3C_RB_X4
|
|
xreset__bufarray __reset__BX __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_36_4
|
|
xin__v__buf in_av __in__v _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__a__inv __out__a__B out_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xvc in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 __in__v _0_0tmpl_0_0dataflow__neuro_0_0vtree_33_4
|
|
xen__ctl __en in_aa out_av _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P_X1
|
|
xen__buf __en en__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_36_4
|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xt__buf__func_50_6 out_ad_ad_50_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_50_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xt__buf__func_51_6 out_ad_ad_51_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_51_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xt__buf__func_52_6 out_ad_ad_52_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_52_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xf__buf__func_50_6 out_ad_ad_50_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_50_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xf__buf__func_51_6 out_ad_ad_51_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_51_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xf__buf__func_52_6 out_ad_ad_52_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_52_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
.ends
|
|
*---- end of process: buffer<3> -----
|
|
*
|
|
*---- act defproc: ::cell::g2x0<> -----
|
|
* raw ports: in[0] out
|
|
*
|
|
.subckt _0_0cell_0_0g2x0 in_50_6 out
|
|
*.PININFO in_50_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd in_50_6 out Vdd p W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: g2x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1P_U_X4<> -----
|
|
* raw ports: p1 y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1P_U_X4 p1 y
|
|
*.PININFO p1:I y:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcpx0 p1 y _0_0cell_0_0g2x0
|
|
.ends
|
|
*---- end of process: A_1P_U_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_2d_hybrid<1,2,2,4,4> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.a in.v out[0].d.d[0] out[0].a out[1].d.d[0] out[1].a out[2].d.d[0] out[2].a out[3].d.d[0] out[3].a out[4].d.d[0] out[4].a out[5].d.d[0] out[5].a out[6].d.d[0] out[6].a out[7].d.d[0] out[7].a dly_cfg[0] dly_cfg[1] dly_cfg[2] dly_cfg[3] hs_en reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__2d__hybrid_31_72_72_74_74_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_aa in_av out_50_6_ad_ad_50_6 out_50_6_aa out_51_6_ad_ad_50_6 out_51_6_aa out_52_6_ad_ad_50_6 out_52_6_aa out_53_6_ad_ad_50_6 out_53_6_aa out_54_6_ad_ad_50_6 out_54_6_aa out_55_6_ad_ad_50_6 out_55_6_aa out_56_6_ad_ad_50_6 out_56_6_aa out_57_6_ad_ad_50_6 out_57_6_aa dly__cfg_50_6 dly__cfg_51_6 dly__cfg_52_6 dly__cfg_53_6 hs__en reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_aa:O in_av:O out_50_6_ad_ad_50_6:O out_50_6_aa:I out_51_6_ad_ad_50_6:O out_51_6_aa:I out_52_6_ad_ad_50_6:O out_52_6_aa:I out_53_6_ad_ad_50_6:O out_53_6_aa:I out_54_6_ad_ad_50_6:O out_54_6_aa:I out_55_6_ad_ad_50_6:O out_55_6_aa:I out_56_6_ad_ad_50_6:O out_56_6_aa:I out_57_6_ad_ad_50_6:O out_57_6_aa:I dly__cfg_50_6:I dly__cfg_51_6:I dly__cfg_52_6:I dly__cfg_53_6:I hs__en:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xdly dly_aout dly_ain dly__cfg_50_6 dly__cfg_51_6 dly__cfg_52_6 dly__cfg_53_6 _0_0tmpl_0_0dataflow__neuro_0_0delayprog_34_4
|
|
xhs__inv hs__enB hs__en _0_0tmpl_0_0dataflow__neuro_0_0INV_X4
|
|
xack__mux dly_ain ack__mux_aa ack__mux_ab hs__en _0_0tmpl_0_0dataflow__neuro_0_0MUX2_X1
|
|
xvtree__y d__dr__y_ain_ad_50_6_ad_50_6 d__dr__y_ain_ad_50_6_ad_51_6 d__dr__y_ain_ad_51_6_ad_50_6 d__dr__y_ain_ad_51_6_ad_51_6 vtree__y_aout _0_0tmpl_0_0dataflow__neuro_0_0vtree_32_4
|
|
xreset__sb reset__B __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xvalid__Cel ack__mux_aa vtree__x_aout vtree__y_aout _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xout__ack__invs_50_6 __ortree_ain_50_6 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xout__ack__invs_51_6 __ortree_ain_51_6 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xd__dr__x d__dr__x_ain_ad_50_6_ad_50_6 d__dr__x_ain_ad_50_6_ad_51_6 d__dr__x_aout_50_6 d__dr__x_aout_51_6 _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_31_72_4
|
|
xpu_50_6 pu_50_6_ap1 hs__enB __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2P_U_X4
|
|
xpu_51_6 pu_51_6_ap1 hs__enB __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2P_U_X4
|
|
x__ortree __ortree_ain_50_6 __ortree_ain_51_6 __ortree_aout _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4
|
|
xd__dr__xX_50_6 d__dr__x_aout_50_6 pu_50_6_ap1 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_35_4
|
|
xd__dr__xX_51_6 d__dr__x_aout_51_6 pu_51_6_ap1 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_35_4
|
|
xvtree__x d__dr__x_ain_ad_50_6_ad_50_6 d__dr__x_ain_ad_50_6_ad_51_6 vtree__x_aout _0_0tmpl_0_0dataflow__neuro_0_0vtree_31_4
|
|
xbuf__ack__Cel ack__mux_ab __ortree_aout ack__mux_aa _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xd__dr__y d__dr__y_ain_ad_50_6_ad_50_6 d__dr__y_ain_ad_50_6_ad_51_6 d__dr__y_ain_ad_51_6_ad_50_6 d__dr__y_ain_ad_51_6_ad_51_6 d__dr__y_aout_50_6 d__dr__y_aout_51_6 d__dr__y_aout_52_6 d__dr__y_aout_53_6 _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_32_74_4
|
|
x__and__grid out_50_6_ad_ad_50_6 out_51_6_ad_ad_50_6 out_52_6_ad_ad_50_6 out_53_6_ad_ad_50_6 out_54_6_ad_ad_50_6 out_55_6_ad_ad_50_6 out_56_6_ad_ad_50_6 out_57_6_ad_ad_50_6 d__dr__x_aout_50_6 d__dr__x_aout_51_6 d__dr__y_aout_50_6 d__dr__y_aout_51_6 d__dr__y_aout_52_6 d__dr__y_aout_53_6 _0_0tmpl_0_0dataflow__neuro_0_0and__grid_32_74_4
|
|
xack__pulldowns_50_6 out_50_6_aa pu_50_6_ap1 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_51_6 out_51_6_aa pu_51_6_ap1 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_52_6 out_52_6_aa pu_50_6_ap1 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_53_6 out_53_6_aa pu_51_6_ap1 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_54_6 out_54_6_aa pu_50_6_ap1 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_55_6 out_55_6_aa pu_51_6_ap1 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_56_6 out_56_6_aa pu_50_6_ap1 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xack__pulldowns_57_6 out_57_6_aa pu_51_6_ap1 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2N_U_X4
|
|
xkeeps_50_6 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeeps_51_6 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xaddr__buf in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_aa in_av d__dr__x_ain_ad_50_6_ad_50_6 d__dr__x_ain_ad_50_6_ad_51_6 d__dr__y_ain_ad_50_6_ad_50_6 d__dr__y_ain_ad_50_6_ad_51_6 d__dr__y_ain_ad_51_6_ad_50_6 d__dr__y_ain_ad_51_6_ad_51_6 dly_aout ack__mux_aa reset__B _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4
|
|
xpu__reset_50_6 __reset__BX_50_6 __out__acksB_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1P_U_X4
|
|
xpu__reset_51_6 __reset__BX_50_6 __out__acksB_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1P_U_X4
|
|
.ends
|
|
*---- end of process: decoder_2d_hybrid<1,2,2,4,4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::TBUF_X4<> -----
|
|
* raw ports: y a en
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0TBUF_X4 y a en
|
|
*.PININFO y:O a:I en:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __en (combinational)
|
|
* y (state-holding): pup_reff=0.05; pdn_reff=0.1
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd en __en Vdd p W=12U L=0.6U
|
|
M1_0_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M1_1_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M1_2_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M1_3_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M2_ Vdd y #fb8# Vdd p W=1.5U L=1.2U
|
|
M3_keeper Vdd #fb8# y Vdd p W=0.9U L=0.6U
|
|
M4_ GND en __en GND n W=6U L=0.6U
|
|
M5_0_ GND a #7 GND n W=3U L=0.6U
|
|
M5_1_ GND a #7 GND n W=3U L=0.6U
|
|
M5_2_ GND a #7 GND n W=3U L=0.6U
|
|
M5_3_ GND a #7 GND n W=3U L=0.6U
|
|
M6_ GND y #fb8# GND n W=0.9U L=1.2U
|
|
M7_keeper GND #fb8# y GND n W=0.9U L=0.9U
|
|
M8_0_ #5 __en y Vdd p W=6U L=0.6U
|
|
M8_1_ #5 __en y Vdd p W=6U L=0.6U
|
|
M8_2_ #5 __en y Vdd p W=6U L=0.6U
|
|
M8_3_ #5 __en y Vdd p W=6U L=0.6U
|
|
M9_0_ #7 en y GND n W=3U L=0.6U
|
|
M9_1_ #7 en y GND n W=3U L=0.6U
|
|
M9_2_ #7 en y GND n W=3U L=0.6U
|
|
M9_3_ #7 en y GND n W=3U L=0.6U
|
|
.ends
|
|
*---- end of process: TBUF_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::BUF_X8<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_0_ Vdd a __y Vdd p W=6U L=0.6U
|
|
M0_1_ Vdd a __y Vdd p W=6U L=0.6U
|
|
M1_0_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M1_1_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M1_2_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M1_3_ Vdd __y y Vdd p W=6U L=0.6U
|
|
M2_0_ GND a __y GND n W=3U L=0.6U
|
|
M2_1_ GND a __y GND n W=3U L=0.6U
|
|
M3_0_ GND __y y GND n W=3U L=0.6U
|
|
M3_1_ GND __y y GND n W=3U L=0.6U
|
|
M3_2_ GND __y y GND n W=3U L=0.6U
|
|
M3_3_ GND __y y GND n W=3U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X8<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<28> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf8 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8
|
|
.ends
|
|
*---- end of process: sigbuf<28> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<14> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] in[8] in[9] in[10] in[11] in[12] in[13] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_314_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 in_58_6 in_59_6 in_510_6 in_511_6 in_512_6 in_513_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I in_58_6:I in_59_6:I in_510_6:I in_511_6:I in_512_6:I in_513_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xC2Els_50_6 tmp_514_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_51_6 tmp_515_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_52_6 tmp_516_6 in_54_6 in_55_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_53_6 tmp_517_6 in_56_6 in_57_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_54_6 tmp_518_6 in_58_6 in_59_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_55_6 tmp_519_6 in_510_6 in_511_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_56_6 tmp_520_6 in_512_6 in_513_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_57_6 tmp_521_6 tmp_514_6 tmp_515_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_58_6 tmp_522_6 tmp_516_6 tmp_517_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC3Els_50_6 tmp_523_6 tmp_518_6 tmp_519_6 tmp_520_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
|
|
xC3Els_51_6 out tmp_521_6 tmp_522_6 tmp_523_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
|
|
.ends
|
|
*---- end of process: ctree<14> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<14> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] in.d[3].d[0] in.d[3].d[1] in.d[4].d[0] in.d[4].d[1] in.d[5].d[0] in.d[5].d[1] in.d[6].d[0] in.d[6].d[1] in.d[7].d[0] in.d[7].d[1] in.d[8].d[0] in.d[8].d[1] in.d[9].d[0] in.d[9].d[1] in.d[10].d[0] in.d[10].d[1] in.d[11].d[0] in.d[11].d[1] in.d[12].d[0] in.d[12].d[1] in.d[13].d[0] in.d[13].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_314_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 in_ad_53_6_ad_50_6 in_ad_53_6_ad_51_6 in_ad_54_6_ad_50_6 in_ad_54_6_ad_51_6 in_ad_55_6_ad_50_6 in_ad_55_6_ad_51_6 in_ad_56_6_ad_50_6 in_ad_56_6_ad_51_6 in_ad_57_6_ad_50_6 in_ad_57_6_ad_51_6 in_ad_58_6_ad_50_6 in_ad_58_6_ad_51_6 in_ad_59_6_ad_50_6 in_ad_59_6_ad_51_6 in_ad_510_6_ad_50_6 in_ad_510_6_ad_51_6 in_ad_511_6_ad_50_6 in_ad_511_6_ad_51_6 in_ad_512_6_ad_50_6 in_ad_512_6_ad_51_6 in_ad_513_6_ad_50_6 in_ad_513_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I in_ad_53_6_ad_50_6:I in_ad_53_6_ad_51_6:I in_ad_54_6_ad_50_6:I in_ad_54_6_ad_51_6:I in_ad_55_6_ad_50_6:I in_ad_55_6_ad_51_6:I in_ad_56_6_ad_50_6:I in_ad_56_6_ad_51_6:I in_ad_57_6_ad_50_6:I in_ad_57_6_ad_51_6:I in_ad_58_6_ad_50_6:I in_ad_58_6_ad_51_6:I in_ad_59_6_ad_50_6:I in_ad_59_6_ad_51_6:I in_ad_510_6_ad_50_6:I in_ad_510_6_ad_51_6:I in_ad_511_6_ad_50_6:I in_ad_511_6_ad_51_6:I in_ad_512_6_ad_50_6:I in_ad_512_6_ad_51_6:I in_ad_513_6_ad_50_6:I in_ad_513_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 ct_ain_51_6 ct_ain_52_6 ct_ain_53_6 ct_ain_54_6 ct_ain_55_6 ct_ain_56_6 ct_ain_57_6 ct_ain_58_6 ct_ain_59_6 ct_ain_510_6 ct_ain_511_6 ct_ain_512_6 ct_ain_513_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_314_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_51_6 ct_ain_51_6 in_ad_51_6_ad_51_6 in_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_52_6 ct_ain_52_6 in_ad_52_6_ad_51_6 in_ad_52_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_53_6 ct_ain_53_6 in_ad_53_6_ad_51_6 in_ad_53_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_54_6 ct_ain_54_6 in_ad_54_6_ad_51_6 in_ad_54_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_55_6 ct_ain_55_6 in_ad_55_6_ad_51_6 in_ad_55_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_56_6 ct_ain_56_6 in_ad_56_6_ad_51_6 in_ad_56_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_57_6 ct_ain_57_6 in_ad_57_6_ad_51_6 in_ad_57_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_58_6 ct_ain_58_6 in_ad_58_6_ad_51_6 in_ad_58_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_59_6 ct_ain_59_6 in_ad_59_6_ad_51_6 in_ad_59_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_510_6 ct_ain_510_6 in_ad_510_6_ad_51_6 in_ad_510_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_511_6 ct_ain_511_6 in_ad_511_6_ad_51_6 in_ad_511_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_512_6 ct_ain_512_6 in_ad_512_6_ad_51_6 in_ad_512_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_513_6 ct_ain_513_6 in_ad_513_6_ad_51_6 in_ad_513_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<14> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::buffer<14> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.d.d[12].d[0] in.d.d[12].d[1] in.d.d[13].d[0] in.d.d[13].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.d.d[3].d[0] out.d.d[3].d[1] out.d.d[4].d[0] out.d.d[4].d[1] out.d.d[5].d[0] out.d.d[5].d[1] out.d.d[6].d[0] out.d.d[6].d[1] out.d.d[7].d[0] out.d.d[7].d[1] out.d.d[8].d[0] out.d.d[8].d[1] out.d.d[9].d[0] out.d.d[9].d[1] out.d.d[10].d[0] out.d.d[10].d[1] out.d.d[11].d[0] out.d.d[11].d[1] out.d.d[12].d[0] out.d.d[12].d[1] out.d.d[13].d[0] out.d.d[13].d[1] out.a out.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0buffer_314_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_ad_ad_513_6_ad_50_6 in_ad_ad_513_6_ad_51_6 in_aa in_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_ad_ad_53_6_ad_50_6 out_ad_ad_53_6_ad_51_6 out_ad_ad_54_6_ad_50_6 out_ad_ad_54_6_ad_51_6 out_ad_ad_55_6_ad_50_6 out_ad_ad_55_6_ad_51_6 out_ad_ad_56_6_ad_50_6 out_ad_ad_56_6_ad_51_6 out_ad_ad_57_6_ad_50_6 out_ad_ad_57_6_ad_51_6 out_ad_ad_58_6_ad_50_6 out_ad_ad_58_6_ad_51_6 out_ad_ad_59_6_ad_50_6 out_ad_ad_59_6_ad_51_6 out_ad_ad_510_6_ad_50_6 out_ad_ad_510_6_ad_51_6 out_ad_ad_511_6_ad_50_6 out_ad_ad_511_6_ad_51_6 out_ad_ad_512_6_ad_50_6 out_ad_ad_512_6_ad_51_6 out_ad_ad_513_6_ad_50_6 out_ad_ad_513_6_ad_51_6 out_aa out_av reset__B
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER PSUB Vdd
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xreset__bufarray __reset__BX __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
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xin__v__buf in_av __in__v _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
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xout__a__inv __out__a__B out_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
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xf__buf__func_511_6 out_ad_ad_511_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_511_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
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.ends
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*---- end of process: buffer<14> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::qdi2bd<14,4> -----
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*
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*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_50_6:I in_ad_ad_58_6_ad_51_6:I in_ad_ad_59_6_ad_50_6:I in_ad_ad_59_6_ad_51_6:I in_ad_ad_510_6_ad_50_6:I in_ad_ad_510_6_ad_51_6:I in_ad_ad_511_6_ad_50_6:I in_ad_ad_511_6_ad_51_6:I in_ad_ad_512_6_ad_50_6:I in_ad_ad_512_6_ad_51_6:I in_ad_ad_513_6_ad_50_6:I in_ad_ad_513_6_ad_51_6:I in_aa:O in_av:O out_ad_50_6:O out_ad_51_6:O out_ad_52_6:O out_ad_53_6:O out_ad_54_6:O out_ad_55_6:O out_ad_56_6:O out_ad_57_6:O out_ad_58_6:O out_ad_59_6:O out_ad_510_6:O out_ad_511_6:O out_ad_512_6:O out_ad_513_6:O out_ar:O out_aa:I dly__cfg_50_6:I dly__cfg_51_6:I dly__cfg_52_6:I dly__cfg_53_6:I reset__B:I
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xdly out_ar dly_ain dly__cfg_50_6 dly__cfg_51_6 dly__cfg_52_6 dly__cfg_53_6 _0_0tmpl_0_0dataflow__neuro_0_0delayprog_34_4
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xbuf in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_ad_ad_513_6_ad_50_6 in_ad_ad_513_6_ad_51_6 in_aa in_av out__vtree_ain_ad_50_6_ad_50_6 out_ad_50_6 out__vtree_ain_ad_51_6_ad_50_6 out_ad_51_6 out__vtree_ain_ad_52_6_ad_50_6 out_ad_52_6 out__vtree_ain_ad_53_6_ad_50_6 out_ad_53_6 out__vtree_ain_ad_54_6_ad_50_6 out_ad_54_6 out__vtree_ain_ad_55_6_ad_50_6 out_ad_55_6 out__vtree_ain_ad_56_6_ad_50_6 out_ad_56_6 out__vtree_ain_ad_57_6_ad_50_6 out_ad_57_6 out__vtree_ain_ad_58_6_ad_50_6 out_ad_58_6 out__vtree_ain_ad_59_6_ad_50_6 out_ad_59_6 out__vtree_ain_ad_510_6_ad_50_6 out_ad_510_6 out__vtree_ain_ad_511_6_ad_50_6 out_ad_511_6 out__vtree_ain_ad_512_6_ad_50_6 out_ad_512_6 out__vtree_ain_ad_513_6_ad_50_6 out_ad_513_6 out_aa dly_ain reset__B _0_0tmpl_0_0dataflow__neuro_0_0buffer_314_4
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xout__vtree out__vtree_ain_ad_50_6_ad_50_6 out_ad_50_6 out__vtree_ain_ad_51_6_ad_50_6 out_ad_51_6 out__vtree_ain_ad_52_6_ad_50_6 out_ad_52_6 out__vtree_ain_ad_53_6_ad_50_6 out_ad_53_6 out__vtree_ain_ad_54_6_ad_50_6 out_ad_54_6 out__vtree_ain_ad_55_6_ad_50_6 out_ad_55_6 out__vtree_ain_ad_56_6_ad_50_6 out_ad_56_6 out__vtree_ain_ad_57_6_ad_50_6 out_ad_57_6 out__vtree_ain_ad_58_6_ad_50_6 out_ad_58_6 out__vtree_ain_ad_59_6_ad_50_6 out_ad_59_6 out__vtree_ain_ad_510_6_ad_50_6 out_ad_510_6 out__vtree_ain_ad_511_6_ad_50_6 out_ad_511_6 out__vtree_ain_ad_512_6_ad_50_6 out_ad_512_6 out__vtree_ain_ad_513_6_ad_50_6 out_ad_513_6 dly_ain _0_0tmpl_0_0dataflow__neuro_0_0vtree_314_4
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.ends
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*---- end of process: qdi2bd<14,4> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<3> -----
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* raw ports: in out[0]
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*
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xbuf1 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
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|
.ends
|
|
*---- end of process: sigbuf<3> -----
|
|
*
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|
*---- act defproc: ::tmpl::dataflow_neuro::fifo<14,3> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.d.d[12].d[0] in.d.d[12].d[1] in.d.d[13].d[0] in.d.d[13].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.d.d[3].d[0] out.d.d[3].d[1] out.d.d[4].d[0] out.d.d[4].d[1] out.d.d[5].d[0] out.d.d[5].d[1] out.d.d[6].d[0] out.d.d[6].d[1] out.d.d[7].d[0] out.d.d[7].d[1] out.d.d[8].d[0] out.d.d[8].d[1] out.d.d[9].d[0] out.d.d[9].d[1] out.d.d[10].d[0] out.d.d[10].d[1] out.d.d[11].d[0] out.d.d[11].d[1] out.d.d[12].d[0] out.d.d[12].d[1] out.d.d[13].d[0] out.d.d[13].d[1] out.a out.v reset_B
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*
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
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xfifo__element_50_6 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_ad_ad_513_6_ad_50_6 in_ad_ad_513_6_ad_51_6 in_aa in_av fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_ad_ad_53_6_ad_50_6 fifo__element_51_6_ain_ad_ad_53_6_ad_51_6 fifo__element_51_6_ain_ad_ad_54_6_ad_50_6 fifo__element_51_6_ain_ad_ad_54_6_ad_51_6 fifo__element_51_6_ain_ad_ad_55_6_ad_50_6 fifo__element_51_6_ain_ad_ad_55_6_ad_51_6 fifo__element_51_6_ain_ad_ad_56_6_ad_50_6 fifo__element_51_6_ain_ad_ad_56_6_ad_51_6 fifo__element_51_6_ain_ad_ad_57_6_ad_50_6 fifo__element_51_6_ain_ad_ad_57_6_ad_51_6 fifo__element_51_6_ain_ad_ad_58_6_ad_50_6 fifo__element_51_6_ain_ad_ad_58_6_ad_51_6 fifo__element_51_6_ain_ad_ad_59_6_ad_50_6 fifo__element_51_6_ain_ad_ad_59_6_ad_51_6 fifo__element_51_6_ain_ad_ad_510_6_ad_50_6 fifo__element_51_6_ain_ad_ad_510_6_ad_51_6 fifo__element_51_6_ain_ad_ad_511_6_ad_50_6 fifo__element_51_6_ain_ad_ad_511_6_ad_51_6 fifo__element_51_6_ain_ad_ad_512_6_ad_50_6 fifo__element_51_6_ain_ad_ad_512_6_ad_51_6 fifo__element_51_6_ain_ad_ad_513_6_ad_50_6 fifo__element_51_6_ain_ad_ad_513_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_314_4
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xfifo__element_51_6 fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_ad_ad_53_6_ad_50_6 fifo__element_51_6_ain_ad_ad_53_6_ad_51_6 fifo__element_51_6_ain_ad_ad_54_6_ad_50_6 fifo__element_51_6_ain_ad_ad_54_6_ad_51_6 fifo__element_51_6_ain_ad_ad_55_6_ad_50_6 fifo__element_51_6_ain_ad_ad_55_6_ad_51_6 fifo__element_51_6_ain_ad_ad_56_6_ad_50_6 fifo__element_51_6_ain_ad_ad_56_6_ad_51_6 fifo__element_51_6_ain_ad_ad_57_6_ad_50_6 fifo__element_51_6_ain_ad_ad_57_6_ad_51_6 fifo__element_51_6_ain_ad_ad_58_6_ad_50_6 fifo__element_51_6_ain_ad_ad_58_6_ad_51_6 fifo__element_51_6_ain_ad_ad_59_6_ad_50_6 fifo__element_51_6_ain_ad_ad_59_6_ad_51_6 fifo__element_51_6_ain_ad_ad_510_6_ad_50_6 fifo__element_51_6_ain_ad_ad_510_6_ad_51_6 fifo__element_51_6_ain_ad_ad_511_6_ad_50_6 fifo__element_51_6_ain_ad_ad_511_6_ad_51_6 fifo__element_51_6_ain_ad_ad_512_6_ad_50_6 fifo__element_51_6_ain_ad_ad_512_6_ad_51_6 fifo__element_51_6_ain_ad_ad_513_6_ad_50_6 fifo__element_51_6_ain_ad_ad_513_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_ad_ad_53_6_ad_50_6 fifo__element_52_6_ain_ad_ad_53_6_ad_51_6 fifo__element_52_6_ain_ad_ad_54_6_ad_50_6 fifo__element_52_6_ain_ad_ad_54_6_ad_51_6 fifo__element_52_6_ain_ad_ad_55_6_ad_50_6 fifo__element_52_6_ain_ad_ad_55_6_ad_51_6 fifo__element_52_6_ain_ad_ad_56_6_ad_50_6 fifo__element_52_6_ain_ad_ad_56_6_ad_51_6 fifo__element_52_6_ain_ad_ad_57_6_ad_50_6 fifo__element_52_6_ain_ad_ad_57_6_ad_51_6 fifo__element_52_6_ain_ad_ad_58_6_ad_50_6 fifo__element_52_6_ain_ad_ad_58_6_ad_51_6 fifo__element_52_6_ain_ad_ad_59_6_ad_50_6 fifo__element_52_6_ain_ad_ad_59_6_ad_51_6 fifo__element_52_6_ain_ad_ad_510_6_ad_50_6 fifo__element_52_6_ain_ad_ad_510_6_ad_51_6 fifo__element_52_6_ain_ad_ad_511_6_ad_50_6 fifo__element_52_6_ain_ad_ad_511_6_ad_51_6 fifo__element_52_6_ain_ad_ad_512_6_ad_50_6 fifo__element_52_6_ain_ad_ad_512_6_ad_51_6 fifo__element_52_6_ain_ad_ad_513_6_ad_50_6 fifo__element_52_6_ain_ad_ad_513_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_314_4
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xfifo__element_52_6 fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_ad_ad_53_6_ad_50_6 fifo__element_52_6_ain_ad_ad_53_6_ad_51_6 fifo__element_52_6_ain_ad_ad_54_6_ad_50_6 fifo__element_52_6_ain_ad_ad_54_6_ad_51_6 fifo__element_52_6_ain_ad_ad_55_6_ad_50_6 fifo__element_52_6_ain_ad_ad_55_6_ad_51_6 fifo__element_52_6_ain_ad_ad_56_6_ad_50_6 fifo__element_52_6_ain_ad_ad_56_6_ad_51_6 fifo__element_52_6_ain_ad_ad_57_6_ad_50_6 fifo__element_52_6_ain_ad_ad_57_6_ad_51_6 fifo__element_52_6_ain_ad_ad_58_6_ad_50_6 fifo__element_52_6_ain_ad_ad_58_6_ad_51_6 fifo__element_52_6_ain_ad_ad_59_6_ad_50_6 fifo__element_52_6_ain_ad_ad_59_6_ad_51_6 fifo__element_52_6_ain_ad_ad_510_6_ad_50_6 fifo__element_52_6_ain_ad_ad_510_6_ad_51_6 fifo__element_52_6_ain_ad_ad_511_6_ad_50_6 fifo__element_52_6_ain_ad_ad_511_6_ad_51_6 fifo__element_52_6_ain_ad_ad_512_6_ad_50_6 fifo__element_52_6_ain_ad_ad_512_6_ad_51_6 fifo__element_52_6_ain_ad_ad_513_6_ad_50_6 fifo__element_52_6_ain_ad_ad_513_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_ad_ad_53_6_ad_50_6 out_ad_ad_53_6_ad_51_6 out_ad_ad_54_6_ad_50_6 out_ad_ad_54_6_ad_51_6 out_ad_ad_55_6_ad_50_6 out_ad_ad_55_6_ad_51_6 out_ad_ad_56_6_ad_50_6 out_ad_ad_56_6_ad_51_6 out_ad_ad_57_6_ad_50_6 out_ad_ad_57_6_ad_51_6 out_ad_ad_58_6_ad_50_6 out_ad_ad_58_6_ad_51_6 out_ad_ad_59_6_ad_50_6 out_ad_ad_59_6_ad_51_6 out_ad_ad_510_6_ad_50_6 out_ad_ad_510_6_ad_51_6 out_ad_ad_511_6_ad_50_6 out_ad_ad_511_6_ad_51_6 out_ad_ad_512_6_ad_50_6 out_ad_ad_512_6_ad_51_6 out_ad_ad_513_6_ad_50_6 out_ad_ad_513_6_ad_51_6 out_aa out_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_314_4
|
|
.ends
|
|
*---- end of process: fifo<14,3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C2N2N_RB_X1<> -----
|
|
* raw ports: y c1 c2 na1 na2 nb1 nb2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1 y c1 c2 na1 na2 nb1 nb2 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I na1:I na2:I nb1:I nb2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.397647
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M3_keeper Vdd GND #18 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #9 GND n W=7.5U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_keeper GND Vdd #19 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=7.5U L=0.6U
|
|
M9_keeper #18 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #19 y __y GND n W=0.9U L=0.6U
|
|
M11_ #10 na2 #7 GND n W=15U L=0.6U
|
|
M12_ #13 nb2 #7 GND n W=15U L=0.6U
|
|
M13_ #9 c2 #8 GND n W=7.5U L=0.6U
|
|
M14_ #8 na1 #10 GND n W=5.1U L=0.6U
|
|
M15_ #8 nb1 #13 GND n W=5.1U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C2N2N_RB_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_4C_RB_X4<> -----
|
|
* raw ports: y c1 c2 c3 c4 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_4C_RB_X4 y c1 c2 c3 c4 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I c3:I c4:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #5 Vdd p W=8.4U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M3_keeper Vdd GND #17 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #14 GND n W=7.5U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #18 GND n W=0.9U L=4.5U
|
|
M7_ #3 c4 __y Vdd p W=8.4U L=0.6U
|
|
M8_ #11 sr__B __y GND n W=7.5U L=0.6U
|
|
M9_keeper #17 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #18 y __y GND n W=0.9U L=0.6U
|
|
M11_ #4 c3 #3 Vdd p W=8.4U L=0.6U
|
|
M12_ #5 c2 #4 Vdd p W=8.4U L=0.6U
|
|
M13_ #12 c4 #11 GND n W=7.5U L=0.6U
|
|
M14_ #13 c3 #12 GND n W=7.5U L=0.6U
|
|
M15_ #14 c2 #13 GND n W=7.5U L=0.6U
|
|
.ends
|
|
*---- end of process: A_4C_RB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_4P1N1N_X1<> -----
|
|
* raw ports: y na1 nb1 p1 p2 p3 p4
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_4P1N1N_X1 y na1 nb1 p1 p2 p3 p4
|
|
*.PININFO y:O na1:I nb1:I p1:I p2:I p3:I p4:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd p1 #5 Vdd p W=8.4U L=0.6U
|
|
M1_ Vdd y #fb12# Vdd p W=1.5U L=1.2U
|
|
M2_keeper Vdd GND #13 Vdd p W=0.9U L=1.2U
|
|
M3_ GND na1 y GND n W=1.5U L=0.6U
|
|
M4_ GND nb1 y GND n W=1.5U L=0.6U
|
|
M5_ GND y #fb12# GND n W=0.9U L=1.2U
|
|
M6_keeper GND Vdd #14 GND n W=0.9U L=4.5U
|
|
M7_ #3 p4 y Vdd p W=8.4U L=0.6U
|
|
M8_keeper #13 #fb12# y Vdd p W=0.9U L=0.6U
|
|
M9_keeper #14 #fb12# y GND n W=0.9U L=0.6U
|
|
M10_ #4 p3 #3 Vdd p W=8.4U L=0.6U
|
|
M11_ #5 p2 #4 Vdd p W=8.4U L=0.6U
|
|
.ends
|
|
*---- end of process: A_4P1N1N_X1<> -----
|
|
*
|
|
*---- act defproc: ::cell::g4x0<> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0cell_0_0g4x0 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd in_50_6 #5 Vdd p W=1.5U L=0.6U
|
|
M1_ GND in_50_6 out GND n W=0.9U L=0.6U
|
|
M2_ GND in_51_6 out GND n W=0.9U L=0.6U
|
|
M3_ #5 in_51_6 out Vdd p W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: g4x0<> -----
|
|
*
|
|
*---- act defproc: ::cell::g3x0<> -----
|
|
* raw ports: in[0] in[1] out
|
|
*
|
|
.subckt _0_0cell_0_0g3x0 in_50_6 in_51_6 out
|
|
*.PININFO in_50_6:I in_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd in_50_6 out Vdd p W=1.5U L=0.6U
|
|
M1_ Vdd in_51_6 out Vdd p W=1.5U L=0.6U
|
|
M2_ GND in_50_6 #3 GND n W=0.9U L=0.6U
|
|
M3_ #3 in_51_6 out GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: g3x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ARBITER<> -----
|
|
* raw ports: a b c d y1 y2
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ARBITER a b c d y1 y2
|
|
*.PININFO a:I b:I c:I d:I y1:O y2:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcx2 __y1 c y1 _0_0cell_0_0g4x0
|
|
xcx0 a __y2 __y1 _0_0cell_0_0g3x0
|
|
xcx3 __y2 d y2 _0_0cell_0_0g4x0
|
|
xcx1 b __y1 __y2 _0_0cell_0_0g3x0
|
|
.ends
|
|
*---- end of process: ARBITER<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::arbiter_handshake<> -----
|
|
* raw ports: in1.d.d[0] in1.a in2.d.d[0] in2.a out.d.d[0] out.a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake in1_ad_ad_50_6 in1_aa in2_ad_ad_50_6 in2_aa out_ad_ad_50_6 out_aa
|
|
*.PININFO in1_ad_ad_50_6:I in1_aa:O in2_ad_ad_50_6:I in2_aa:O out_ad_ad_50_6:O out_aa:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xack__cell1 in1_aa out_aa __y1__arb _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xarbiter in1_ad_ad_50_6 in2_ad_ad_50_6 in2_aa in1_aa __y1__arb __y2__arb _0_0tmpl_0_0dataflow__neuro_0_0ARBITER
|
|
xack__cell2 in2_aa out_aa __y2__arb _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xor__cell out_ad_ad_50_6 __y1__arb __y2__arb _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: arbiter_handshake<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::merge<14> -----
|
|
* raw ports: in1.d.d[0].d[0] in1.d.d[0].d[1] in1.d.d[1].d[0] in1.d.d[1].d[1] in1.d.d[2].d[0] in1.d.d[2].d[1] in1.d.d[3].d[0] in1.d.d[3].d[1] in1.d.d[4].d[0] in1.d.d[4].d[1] in1.d.d[5].d[0] in1.d.d[5].d[1] in1.d.d[6].d[0] in1.d.d[6].d[1] in1.d.d[7].d[0] in1.d.d[7].d[1] in1.d.d[8].d[0] in1.d.d[8].d[1] in1.d.d[9].d[0] in1.d.d[9].d[1] in1.d.d[10].d[0] in1.d.d[10].d[1] in1.d.d[11].d[0] in1.d.d[11].d[1] in1.d.d[12].d[0] in1.d.d[12].d[1] in1.d.d[13].d[0] in1.d.d[13].d[1] in1.a in1.v in2.d.d[0].d[0] in2.d.d[0].d[1] in2.d.d[1].d[0] in2.d.d[1].d[1] in2.d.d[2].d[0] in2.d.d[2].d[1] in2.d.d[3].d[0] in2.d.d[3].d[1] in2.d.d[4].d[0] in2.d.d[4].d[1] in2.d.d[5].d[0] in2.d.d[5].d[1] in2.d.d[6].d[0] in2.d.d[6].d[1] in2.d.d[7].d[0] in2.d.d[7].d[1] in2.d.d[8].d[0] in2.d.d[8].d[1] in2.d.d[9].d[0] in2.d.d[9].d[1] in2.d.d[10].d[0] in2.d.d[10].d[1] in2.d.d[11].d[0] in2.d.d[11].d[1] in2.d.d[12].d[0] in2.d.d[12].d[1] in2.d.d[13].d[0] in2.d.d[13].d[1] in2.a in2.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.d.d[3].d[0] out.d.d[3].d[1] out.d.d[4].d[0] out.d.d[4].d[1] out.d.d[5].d[0] out.d.d[5].d[1] out.d.d[6].d[0] out.d.d[6].d[1] out.d.d[7].d[0] out.d.d[7].d[1] out.d.d[8].d[0] out.d.d[8].d[1] out.d.d[9].d[0] out.d.d[9].d[1] out.d.d[10].d[0] out.d.d[10].d[1] out.d.d[11].d[0] out.d.d[11].d[1] out.d.d[12].d[0] out.d.d[12].d[1] out.d.d[13].d[0] out.d.d[13].d[1] out.a out.v reset_B
|
|
*
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xmerge__func__t_59_6 out_ad_ad_59_6_ad_51_6 __en__X_50_6 __out__a__BX_50_6 __in1__arb__X_50_6 in1_ad_ad_59_6_ad_51_6 __in2__arb__X_50_6 in2_ad_ad_59_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1
|
|
xmerge__func__t_510_6 out_ad_ad_510_6_ad_51_6 __en__X_50_6 __out__a__BX_50_6 __in1__arb__X_50_6 in1_ad_ad_510_6_ad_51_6 __in2__arb__X_50_6 in2_ad_ad_510_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1
|
|
xmerge__func__t_511_6 out_ad_ad_511_6_ad_51_6 __en__X_50_6 __out__a__BX_50_6 __in1__arb__X_50_6 in1_ad_ad_511_6_ad_51_6 __in2__arb__X_50_6 in2_ad_ad_511_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1
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|
xmerge__func__t_512_6 out_ad_ad_512_6_ad_51_6 __en__X_50_6 __out__a__BX_50_6 __in1__arb__X_50_6 in1_ad_ad_512_6_ad_51_6 __in2__arb__X_50_6 in2_ad_ad_512_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1
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|
xmerge__func__t_513_6 out_ad_ad_513_6_ad_51_6 __en__X_50_6 __out__a__BX_50_6 __in1__arb__X_50_6 in1_ad_ad_513_6_ad_51_6 __in2__arb__X_50_6 in2_ad_ad_513_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N2N_RB_X1
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|
xin1ack__ctl in1_aa __in1__arb __en in1_av out_av __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_4C_RB_X4
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xen__ctl __en in1_aa in2_aa in1_aa in2_aa out_aa out_av _0_0tmpl_0_0dataflow__neuro_0_0A_4P1N1N_X1
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|
xout__a__buffer __out__a__B __out__a__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xvalidity__arb in1_av __in1__arb__temp in2_av __in2__arb__temp __out__temp_ad_ad_50_6 __out__temp_ad_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake
|
|
xout__a__inverter __out__a__B out_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
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|
xvc2 in2_ad_ad_50_6_ad_50_6 in2_ad_ad_50_6_ad_51_6 in2_ad_ad_51_6_ad_50_6 in2_ad_ad_51_6_ad_51_6 in2_ad_ad_52_6_ad_50_6 in2_ad_ad_52_6_ad_51_6 in2_ad_ad_53_6_ad_50_6 in2_ad_ad_53_6_ad_51_6 in2_ad_ad_54_6_ad_50_6 in2_ad_ad_54_6_ad_51_6 in2_ad_ad_55_6_ad_50_6 in2_ad_ad_55_6_ad_51_6 in2_ad_ad_56_6_ad_50_6 in2_ad_ad_56_6_ad_51_6 in2_ad_ad_57_6_ad_50_6 in2_ad_ad_57_6_ad_51_6 in2_ad_ad_58_6_ad_50_6 in2_ad_ad_58_6_ad_51_6 in2_ad_ad_59_6_ad_50_6 in2_ad_ad_59_6_ad_51_6 in2_ad_ad_510_6_ad_50_6 in2_ad_ad_510_6_ad_51_6 in2_ad_ad_511_6_ad_50_6 in2_ad_ad_511_6_ad_51_6 in2_ad_ad_512_6_ad_50_6 in2_ad_ad_512_6_ad_51_6 in2_ad_ad_513_6_ad_50_6 in2_ad_ad_513_6_ad_51_6 in2_av _0_0tmpl_0_0dataflow__neuro_0_0vtree_314_4
|
|
xin2ack__ctl in2_aa __in2__arb __en in2_av out_av __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_4C_RB_X4
|
|
xin2ack__ctl__inv __in2__a__B in2_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
.ends
|
|
*---- end of process: merge<14> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::BUF_X6<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X6 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a __y Vdd p W=9U L=0.6U
|
|
M1_0_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M1_1_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M2_ GND a __y GND n W=4.5U L=0.6U
|
|
M3_0_ GND __y y GND n W=4.5U L=0.6U
|
|
M3_1_ GND __y y GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X6<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<16> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf6 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X6
|
|
.ends
|
|
*---- end of process: sigbuf<16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<4,16> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] out[0] out[1] out[2] out[3]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_34_716_4 in_50_6 in_51_6 in_52_6 in_53_6 out_50_6 out_51_6 out_52_6 out_53_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<4,16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<8,16> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_38_716_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_54_6 in_54_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_55_6 in_55_6 out_55_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_56_6 in_56_6 out_56_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_57_6 in_57_6 out_57_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<8,16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C2P_X1<> -----
|
|
* raw ports: y c1 p1 p2
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C2P_X1 y c1 p1 p2
|
|
*.PININFO y:O c1:I p1:I p2:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd p1 #4 Vdd p W=6.3U L=0.6U
|
|
M1_ Vdd y #fb8# Vdd p W=1.5U L=1.2U
|
|
M2_keeper Vdd GND #9 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 y GND n W=1.5U L=0.6U
|
|
M4_ GND y #fb8# GND n W=0.9U L=1.2U
|
|
M5_keeper GND Vdd #10 GND n W=0.9U L=4.5U
|
|
M6_ #3 c1 y Vdd p W=6.3U L=0.6U
|
|
M7_keeper #9 #fb8# y Vdd p W=0.9U L=0.6U
|
|
M8_keeper #10 #fb8# y GND n W=0.9U L=0.6U
|
|
M9_ #4 p2 #3 Vdd p W=6.3U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C2P_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::fork<14> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.d.d[12].d[0] in.d.d[12].d[1] in.d.d[13].d[0] in.d.d[13].d[1] in.a in.v out1.d.d[0].d[0] out1.d.d[0].d[1] out1.d.d[1].d[0] out1.d.d[1].d[1] out1.d.d[2].d[0] out1.d.d[2].d[1] out1.d.d[3].d[0] out1.d.d[3].d[1] out1.d.d[4].d[0] out1.d.d[4].d[1] out1.d.d[5].d[0] out1.d.d[5].d[1] out1.d.d[6].d[0] out1.d.d[6].d[1] out1.d.d[7].d[0] out1.d.d[7].d[1] out1.d.d[8].d[0] out1.d.d[8].d[1] out1.d.d[9].d[0] out1.d.d[9].d[1] out1.d.d[10].d[0] out1.d.d[10].d[1] out1.d.d[11].d[0] out1.d.d[11].d[1] out1.d.d[12].d[0] out1.d.d[12].d[1] out1.d.d[13].d[0] out1.d.d[13].d[1] out1.a out1.v out2.d.d[0].d[0] out2.d.d[0].d[1] out2.d.d[1].d[0] out2.d.d[1].d[1] out2.d.d[2].d[0] out2.d.d[2].d[1] out2.d.d[3].d[0] out2.d.d[3].d[1] out2.d.d[4].d[0] out2.d.d[4].d[1] out2.d.d[5].d[0] out2.d.d[5].d[1] out2.d.d[6].d[0] out2.d.d[6].d[1] out2.d.d[7].d[0] out2.d.d[7].d[1] out2.d.d[8].d[0] out2.d.d[8].d[1] out2.d.d[9].d[0] out2.d.d[9].d[1] out2.d.d[10].d[0] out2.d.d[10].d[1] out2.d.d[11].d[0] out2.d.d[11].d[1] out2.d.d[12].d[0] out2.d.d[12].d[1] out2.d.d[13].d[0] out2.d.d[13].d[1] out2.a out2.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0fork_314_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_ad_ad_513_6_ad_50_6 in_ad_ad_513_6_ad_51_6 in_aa in_av out1_ad_ad_50_6_ad_50_6 out1_ad_ad_50_6_ad_51_6 out1_ad_ad_51_6_ad_50_6 out1_ad_ad_51_6_ad_51_6 out1_ad_ad_52_6_ad_50_6 out1_ad_ad_52_6_ad_51_6 out1_ad_ad_53_6_ad_50_6 out1_ad_ad_53_6_ad_51_6 out1_ad_ad_54_6_ad_50_6 out1_ad_ad_54_6_ad_51_6 out1_ad_ad_55_6_ad_50_6 out1_ad_ad_55_6_ad_51_6 out1_ad_ad_56_6_ad_50_6 out1_ad_ad_56_6_ad_51_6 out1_ad_ad_57_6_ad_50_6 out1_ad_ad_57_6_ad_51_6 out1_ad_ad_58_6_ad_50_6 out1_ad_ad_58_6_ad_51_6 out1_ad_ad_59_6_ad_50_6 out1_ad_ad_59_6_ad_51_6 out1_ad_ad_510_6_ad_50_6 out1_ad_ad_510_6_ad_51_6 out1_ad_ad_511_6_ad_50_6 out1_ad_ad_511_6_ad_51_6 out1_ad_ad_512_6_ad_50_6 out1_ad_ad_512_6_ad_51_6 out1_ad_ad_513_6_ad_50_6 out1_ad_ad_513_6_ad_51_6 out1_aa out1_av out2_ad_ad_50_6_ad_50_6 out2_ad_ad_50_6_ad_51_6 out2_ad_ad_51_6_ad_50_6 out2_ad_ad_51_6_ad_51_6 out2_ad_ad_52_6_ad_50_6 out2_ad_ad_52_6_ad_51_6 out2_ad_ad_53_6_ad_50_6 out2_ad_ad_53_6_ad_51_6 out2_ad_ad_54_6_ad_50_6 out2_ad_ad_54_6_ad_51_6 out2_ad_ad_55_6_ad_50_6 out2_ad_ad_55_6_ad_51_6 out2_ad_ad_56_6_ad_50_6 out2_ad_ad_56_6_ad_51_6 out2_ad_ad_57_6_ad_50_6 out2_ad_ad_57_6_ad_51_6 out2_ad_ad_58_6_ad_50_6 out2_ad_ad_58_6_ad_51_6 out2_ad_ad_59_6_ad_50_6 out2_ad_ad_59_6_ad_51_6 out2_ad_ad_510_6_ad_50_6 out2_ad_ad_510_6_ad_51_6 out2_ad_ad_511_6_ad_50_6 out2_ad_ad_511_6_ad_51_6 out2_ad_ad_512_6_ad_50_6 out2_ad_ad_512_6_ad_51_6 out2_ad_ad_513_6_ad_50_6 out2_ad_ad_513_6_ad_51_6 out2_aa out2_av reset__B
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xout2__t__buf__func_512_6 out2_ad_ad_512_6_ad_51_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_512_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__t__buf__func_513_6 out2_ad_ad_513_6_ad_51_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_513_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout1__en__buf __en out1__en__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xout2__a__B__buf __out2__a__B out2__a__B__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xout2__f__buf__func_50_6 out2_ad_ad_50_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_50_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_51_6 out2_ad_ad_51_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_51_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_52_6 out2_ad_ad_52_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_52_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_53_6 out2_ad_ad_53_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_53_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_54_6 out2_ad_ad_54_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_54_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_55_6 out2_ad_ad_55_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_55_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_56_6 out2_ad_ad_56_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_56_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_57_6 out2_ad_ad_57_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_57_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_58_6 out2_ad_ad_58_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_58_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_59_6 out2_ad_ad_59_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_59_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_510_6 out2_ad_ad_510_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_510_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_511_6 out2_ad_ad_511_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_511_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_512_6 out2_ad_ad_512_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_512_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xout2__f__buf__func_513_6 out2_ad_ad_513_6_ad_50_6 out2__en__buf_aout_50_6 out2__a__B__buf_aout_50_6 in_ad_ad_513_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
.ends
|
|
*---- end of process: fork<14> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::TIELO_X1<> -----
|
|
* raw ports:
|
|
*
|
|
* empty subckt
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
* end empty subckt
|
|
*---- end of process: TIELO_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<11> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_311_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf4 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
.ends
|
|
*---- end of process: sigbuf<11> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::append<3,11,0> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] out.d.d[3].d[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0append_33_711_70_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 out_ad_ad_53_6_ad_50_6
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I out_ad_ad_53_6_ad_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xin__val in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 sb_ain _0_0tmpl_0_0dataflow__neuro_0_0vtree_33_4
|
|
xsb sb_ain out_ad_ad_53_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_311_4
|
|
.ends
|
|
*---- end of process: append<3,11,0> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<26> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_326_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf8 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8
|
|
.ends
|
|
*---- end of process: sigbuf<26> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::BUF_X12<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_0_ Vdd a __y Vdd p W=9U L=0.6U
|
|
M0_1_ Vdd a __y Vdd p W=9U L=0.6U
|
|
M1_0_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M1_1_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M1_2_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M1_3_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M2_0_ GND a __y GND n W=4.5U L=0.6U
|
|
M2_1_ GND a __y GND n W=4.5U L=0.6U
|
|
M3_0_ GND __y y GND n W=4.5U L=0.6U
|
|
M3_1_ GND __y y GND n W=4.5U L=0.6U
|
|
M3_2_ GND __y y GND n W=4.5U L=0.6U
|
|
M3_3_ GND __y y GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X12<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<52> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_352_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf12 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
.ends
|
|
*---- end of process: sigbuf<52> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<13> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf4 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
.ends
|
|
*---- end of process: sigbuf<13> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C2N_RB_X4<> -----
|
|
* raw ports: y c1 c2 n1 n2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4 y c1 c2 n1 n2 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I n1:I n2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M3_keeper Vdd GND #15 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #10 GND n W=7.5U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #16 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=7.5U L=0.6U
|
|
M9_keeper #15 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #16 y __y GND n W=0.9U L=0.6U
|
|
M11_ #8 n2 #7 GND n W=7.5U L=0.6U
|
|
M12_ #9 n1 #8 GND n W=7.5U L=0.6U
|
|
M13_ #10 c2 #9 GND n W=7.5U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C2N_RB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<13> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] in[8] in[9] in[10] in[11] in[12] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_313_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 in_58_6 in_59_6 in_510_6 in_511_6 in_512_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I in_58_6:I in_59_6:I in_510_6:I in_511_6:I in_512_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xC2Els_50_6 tmp_513_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_51_6 tmp_514_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_52_6 tmp_515_6 in_54_6 in_55_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_53_6 tmp_516_6 in_56_6 in_57_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_54_6 tmp_517_6 in_58_6 in_59_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_55_6 tmp_519_6 tmp_513_6 tmp_514_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_56_6 tmp_520_6 tmp_515_6 tmp_516_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_57_6 tmp_521_6 tmp_517_6 tmp_518_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC3Els_50_6 tmp_518_6 in_510_6 in_511_6 in_512_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
|
|
xC3Els_51_6 out tmp_519_6 tmp_520_6 tmp_521_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
|
|
.ends
|
|
*---- end of process: ctree<13> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<13> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] in.d[3].d[0] in.d[3].d[1] in.d[4].d[0] in.d[4].d[1] in.d[5].d[0] in.d[5].d[1] in.d[6].d[0] in.d[6].d[1] in.d[7].d[0] in.d[7].d[1] in.d[8].d[0] in.d[8].d[1] in.d[9].d[0] in.d[9].d[1] in.d[10].d[0] in.d[10].d[1] in.d[11].d[0] in.d[11].d[1] in.d[12].d[0] in.d[12].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_313_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 in_ad_53_6_ad_50_6 in_ad_53_6_ad_51_6 in_ad_54_6_ad_50_6 in_ad_54_6_ad_51_6 in_ad_55_6_ad_50_6 in_ad_55_6_ad_51_6 in_ad_56_6_ad_50_6 in_ad_56_6_ad_51_6 in_ad_57_6_ad_50_6 in_ad_57_6_ad_51_6 in_ad_58_6_ad_50_6 in_ad_58_6_ad_51_6 in_ad_59_6_ad_50_6 in_ad_59_6_ad_51_6 in_ad_510_6_ad_50_6 in_ad_510_6_ad_51_6 in_ad_511_6_ad_50_6 in_ad_511_6_ad_51_6 in_ad_512_6_ad_50_6 in_ad_512_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I in_ad_53_6_ad_50_6:I in_ad_53_6_ad_51_6:I in_ad_54_6_ad_50_6:I in_ad_54_6_ad_51_6:I in_ad_55_6_ad_50_6:I in_ad_55_6_ad_51_6:I in_ad_56_6_ad_50_6:I in_ad_56_6_ad_51_6:I in_ad_57_6_ad_50_6:I in_ad_57_6_ad_51_6:I in_ad_58_6_ad_50_6:I in_ad_58_6_ad_51_6:I in_ad_59_6_ad_50_6:I in_ad_59_6_ad_51_6:I in_ad_510_6_ad_50_6:I in_ad_510_6_ad_51_6:I in_ad_511_6_ad_50_6:I in_ad_511_6_ad_51_6:I in_ad_512_6_ad_50_6:I in_ad_512_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 ct_ain_51_6 ct_ain_52_6 ct_ain_53_6 ct_ain_54_6 ct_ain_55_6 ct_ain_56_6 ct_ain_57_6 ct_ain_58_6 ct_ain_59_6 ct_ain_510_6 ct_ain_511_6 ct_ain_512_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_313_4
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.ends
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*---- end of process: demux<13> -----
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*
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*---- act defproc: ::tmpl::dataflow_neuro::demux_bit<13,13> -----
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*
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*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_50_6:I in_ad_ad_58_6_ad_51_6:I in_ad_ad_59_6_ad_50_6:I in_ad_ad_59_6_ad_51_6:I in_ad_ad_510_6_ad_50_6:I in_ad_ad_510_6_ad_51_6:I in_ad_ad_511_6_ad_50_6:I in_ad_ad_511_6_ad_51_6:I in_ad_ad_512_6_ad_50_6:I in_ad_ad_512_6_ad_51_6:I in_ad_ad_513_6_ad_50_6:I in_ad_ad_513_6_ad_51_6:I in_aa:O in_av:O out1_ad_ad_50_6_ad_50_6:O out1_ad_ad_50_6_ad_51_6:O out1_ad_ad_51_6_ad_50_6:O out1_ad_ad_51_6_ad_51_6:O out1_ad_ad_52_6_ad_50_6:O out1_ad_ad_52_6_ad_51_6:O out1_ad_ad_53_6_ad_50_6:O out1_ad_ad_53_6_ad_51_6:O out1_ad_ad_54_6_ad_50_6:O out1_ad_ad_54_6_ad_51_6:O out1_ad_ad_55_6_ad_50_6:O out1_ad_ad_55_6_ad_51_6:O out1_ad_ad_56_6_ad_50_6:O out1_ad_ad_56_6_ad_51_6:O out1_ad_ad_57_6_ad_50_6:O out1_ad_ad_57_6_ad_51_6:O out1_ad_ad_58_6_ad_50_6:O out1_ad_ad_58_6_ad_51_6:O out1_ad_ad_59_6_ad_50_6:O out1_ad_ad_59_6_ad_51_6:O out1_ad_ad_510_6_ad_50_6:O out1_ad_ad_510_6_ad_51_6:O out1_ad_ad_511_6_ad_50_6:O out1_ad_ad_511_6_ad_51_6:O out1_ad_ad_512_6_ad_50_6:O out1_ad_ad_512_6_ad_51_6:O out1_aa:I out1_av:I out2_ad_ad_50_6_ad_50_6:O out2_ad_ad_50_6_ad_51_6:O out2_ad_ad_51_6_ad_50_6:O out2_ad_ad_51_6_ad_51_6:O out2_ad_ad_52_6_ad_50_6:O out2_ad_ad_52_6_ad_51_6:O out2_ad_ad_53_6_ad_50_6:O out2_ad_ad_53_6_ad_51_6:O out2_ad_ad_54_6_ad_50_6:O out2_ad_ad_54_6_ad_51_6:O out2_ad_ad_55_6_ad_50_6:O out2_ad_ad_55_6_ad_51_6:O out2_ad_ad_56_6_ad_50_6:O out2_ad_ad_56_6_ad_51_6:O out2_ad_ad_57_6_ad_50_6:O out2_ad_ad_57_6_ad_51_6:O out2_ad_ad_58_6_ad_50_6:O out2_ad_ad_58_6_ad_51_6:O out2_ad_ad_59_6_ad_50_6:O out2_ad_ad_59_6_ad_51_6:O out2_ad_ad_510_6_ad_50_6:O out2_ad_ad_510_6_ad_51_6:O out2_ad_ad_511_6_ad_50_6:O out2_ad_ad_511_6_ad_51_6:O out2_ad_ad_512_6_ad_50_6:O out2_ad_ad_512_6_ad_51_6:O out2_aa:I out2_av:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xdemux in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_ad_ad_513_6_ad_50_6 in_ad_ad_513_6_ad_51_6 in_aa in_av out1_ad_ad_50_6_ad_50_6 out1_ad_ad_50_6_ad_51_6 out1_ad_ad_51_6_ad_50_6 out1_ad_ad_51_6_ad_51_6 out1_ad_ad_52_6_ad_50_6 out1_ad_ad_52_6_ad_51_6 out1_ad_ad_53_6_ad_50_6 out1_ad_ad_53_6_ad_51_6 out1_ad_ad_54_6_ad_50_6 out1_ad_ad_54_6_ad_51_6 out1_ad_ad_55_6_ad_50_6 out1_ad_ad_55_6_ad_51_6 out1_ad_ad_56_6_ad_50_6 out1_ad_ad_56_6_ad_51_6 out1_ad_ad_57_6_ad_50_6 out1_ad_ad_57_6_ad_51_6 out1_ad_ad_58_6_ad_50_6 out1_ad_ad_58_6_ad_51_6 out1_ad_ad_59_6_ad_50_6 out1_ad_ad_59_6_ad_51_6 out1_ad_ad_510_6_ad_50_6 out1_ad_ad_510_6_ad_51_6 out1_ad_ad_511_6_ad_50_6 out1_ad_ad_511_6_ad_51_6 out1_ad_ad_512_6_ad_50_6 out1_ad_ad_512_6_ad_51_6 out1_aa out1_av out2_ad_ad_50_6_ad_50_6 out2_ad_ad_50_6_ad_51_6 out2_ad_ad_51_6_ad_50_6 out2_ad_ad_51_6_ad_51_6 out2_ad_ad_52_6_ad_50_6 out2_ad_ad_52_6_ad_51_6 out2_ad_ad_53_6_ad_50_6 out2_ad_ad_53_6_ad_51_6 out2_ad_ad_54_6_ad_50_6 out2_ad_ad_54_6_ad_51_6 out2_ad_ad_55_6_ad_50_6 out2_ad_ad_55_6_ad_51_6 out2_ad_ad_56_6_ad_50_6 out2_ad_ad_56_6_ad_51_6 out2_ad_ad_57_6_ad_50_6 out2_ad_ad_57_6_ad_51_6 out2_ad_ad_58_6_ad_50_6 out2_ad_ad_58_6_ad_51_6 out2_ad_ad_59_6_ad_50_6 out2_ad_ad_59_6_ad_51_6 out2_ad_ad_510_6_ad_50_6 out2_ad_ad_510_6_ad_51_6 out2_ad_ad_511_6_ad_50_6 out2_ad_ad_511_6_ad_51_6 out2_ad_ad_512_6_ad_50_6 out2_ad_ad_512_6_ad_51_6 out2_aa out2_av reset__B _0_0tmpl_0_0dataflow__neuro_0_0demux__bit_313_713_4
|
|
.ends
|
|
*---- end of process: demux_bit_msb<13> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::AND3_X1<> -----
|
|
* raw ports: y a b c
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0AND3_X1 y a b c
|
|
*.PININFO y:O a:I b:I c:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a __y Vdd p W=3U L=0.6U
|
|
M1_ Vdd b __y Vdd p W=3U L=0.6U
|
|
M2_ Vdd c __y Vdd p W=3U L=0.6U
|
|
M3_ Vdd __y y Vdd p W=3U L=0.6U
|
|
M4_ GND a #4 GND n W=4.5U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_ #3 c __y GND n W=4.5U L=0.6U
|
|
M7_ #4 b #3 GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: AND3_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::andtree<3> -----
|
|
* raw ports: in[0] in[1] in[2] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4 in_50_6 in_51_6 in_52_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xand3s_50_6 out in_50_6 in_51_6 in_52_6 _0_0tmpl_0_0dataflow__neuro_0_0AND3_X1
|
|
.ends
|
|
*---- end of process: andtree<3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::BUF_X3<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0BUF_X3 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (combinational)
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a __y Vdd p W=4.5U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=9U L=0.6U
|
|
M2_ GND a __y GND n W=2.4U L=0.6U
|
|
M3_ GND __y y GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: BUF_X3<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<8> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf3 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X3
|
|
.ends
|
|
*---- end of process: sigbuf<8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail<3,8> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_33_78_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xatree_50_6 atree_56_6_ain_50_6 atree_55_6_ain_51_6 atree_53_6_ain_52_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_51_6 atree_57_6_ain_50_6 atree_55_6_ain_51_6 atree_53_6_ain_52_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_52_6 atree_56_6_ain_50_6 atree_57_6_ain_51_6 atree_53_6_ain_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_53_6 atree_57_6_ain_50_6 atree_57_6_ain_51_6 atree_53_6_ain_52_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_54_6 atree_56_6_ain_50_6 atree_55_6_ain_51_6 atree_57_6_ain_52_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_55_6 atree_57_6_ain_50_6 atree_55_6_ain_51_6 atree_57_6_ain_52_6 out_55_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_56_6 atree_56_6_ain_50_6 atree_57_6_ain_51_6 atree_57_6_ain_52_6 out_56_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xatree_57_6 atree_57_6_ain_50_6 atree_57_6_ain_51_6 atree_57_6_ain_52_6 out_57_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_33_4
|
|
xin__tX_50_6 in_ad_50_6_ad_51_6 atree_57_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xin__tX_51_6 in_ad_51_6_ad_51_6 atree_57_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xin__tX_52_6 in_ad_52_6_ad_51_6 atree_57_6_ain_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xin__fX_50_6 in_ad_50_6_ad_50_6 atree_56_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xin__fX_51_6 in_ad_51_6_ad_50_6 atree_55_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xin__fX_52_6 in_ad_52_6_ad_50_6 atree_53_6_ain_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
.ends
|
|
*---- end of process: decoder_dualrail<3,8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail_en<3,8> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] en out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail__en_33_78_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 en out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I en:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xdecoder in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 decoder_aout_50_6 decoder_aout_51_6 decoder_aout_52_6 decoder_aout_53_6 decoder_aout_54_6 decoder_aout_55_6 decoder_aout_56_6 decoder_aout_57_6 _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_33_78_4
|
|
xsb__en en sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xen__ands_50_6 out_50_6 decoder_aout_50_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_51_6 out_51_6 decoder_aout_51_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_52_6 out_52_6 decoder_aout_52_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_53_6 out_53_6 decoder_aout_53_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_54_6 out_54_6 decoder_aout_54_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_55_6 out_55_6 decoder_aout_55_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_56_6 out_56_6 decoder_aout_56_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_57_6 out_57_6 decoder_aout_57_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
.ends
|
|
*---- end of process: decoder_dualrail_en<3,8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail_en<2,4> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] en out[0] out[1] out[2] out[3]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail__en_32_74_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 en out_50_6 out_51_6 out_52_6 out_53_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I en:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
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*.POWER PSUB Vdd
|
|
xdecoder in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 decoder_aout_50_6 decoder_aout_51_6 decoder_aout_52_6 decoder_aout_53_6 _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_32_74_4
|
|
xsb__en en sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
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|
xen__ands_50_6 out_50_6 decoder_aout_50_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_51_6 out_51_6 decoder_aout_51_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_52_6 out_52_6 decoder_aout_52_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xen__ands_53_6 out_53_6 decoder_aout_53_6 sb__en_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
.ends
|
|
*---- end of process: decoder_dualrail_en<2,4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::slice_data<13,0,3> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.d.d[12].d[0] in.d.d[12].d[1] in.a in.v out.a
|
|
*
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|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0slice__data_313_70_73_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_aa in_av out_aa
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_50_6:I in_ad_ad_58_6_ad_51_6:I in_ad_ad_59_6_ad_50_6:I in_ad_ad_59_6_ad_51_6:I in_ad_ad_510_6_ad_50_6:I in_ad_ad_510_6_ad_51_6:I in_ad_ad_511_6_ad_50_6:I in_ad_ad_511_6_ad_51_6:I in_ad_ad_512_6_ad_50_6:I in_ad_ad_512_6_ad_51_6:I in_aa:O in_av:O out_aa:I
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xin__vt in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_av _0_0tmpl_0_0dataflow__neuro_0_0vtree_313_4
|
|
xCel in_aa out_aa in_av _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
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|
.ends
|
|
*---- end of process: slice_data<13,0,3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<40> -----
|
|
* raw ports: in out[0]
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4 in out_50_6
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|
*.PININFO in:I out_50_6:O
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|
*.POWER VDD Vdd
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*.POWER GND GND
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|
*.POWER NSUB GND
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|
*.POWER PSUB Vdd
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|
xbuf12 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
.ends
|
|
*---- end of process: sigbuf<40> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<7,40> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] out[0] out[1] out[2] out[3] out[4] out[5] out[6]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_37_740_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O
|
|
*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_54_6 in_54_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_55_6 in_55_6 out_55_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_56_6 in_56_6 out_56_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<7,40> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<5,40> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] out[0] out[1] out[2] out[3] out[4]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_35_740_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
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*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
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|
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|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
xsb_54_6 in_54_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_340_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<5,40> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::andtree<4> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] out
|
|
*
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|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4 in_50_6 in_51_6 in_52_6 in_53_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I out:O
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|
*.POWER VDD Vdd
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|
*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xand2s_50_6 tmp_54_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand2s_51_6 tmp_55_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand2s_52_6 out tmp_54_6 tmp_55_6 _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
.ends
|
|
*---- end of process: andtree<4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::decoder_dualrail<4,16> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] in.d[3].d[0] in.d[3].d[1] out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7] out[8] out[9] out[10] out[11] out[12] out[13] out[14] out[15]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0decoder__dualrail_34_716_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 in_ad_53_6_ad_50_6 in_ad_53_6_ad_51_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6 out_58_6 out_59_6 out_510_6 out_511_6 out_512_6 out_513_6 out_514_6 out_515_6
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I in_ad_53_6_ad_50_6:I in_ad_53_6_ad_51_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O out_58_6:O out_59_6:O out_510_6:O out_511_6:O out_512_6:O out_513_6:O out_514_6:O out_515_6:O
|
|
*.POWER VDD Vdd
|
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*.POWER GND GND
|
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xatree_50_6 atree_514_6_ain_50_6 atree_513_6_ain_51_6 atree_511_6_ain_52_6 atree_57_6_ain_53_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_51_6 atree_515_6_ain_50_6 atree_513_6_ain_51_6 atree_511_6_ain_52_6 atree_57_6_ain_53_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_52_6 atree_514_6_ain_50_6 atree_515_6_ain_51_6 atree_511_6_ain_52_6 atree_57_6_ain_53_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_53_6 atree_515_6_ain_50_6 atree_515_6_ain_51_6 atree_511_6_ain_52_6 atree_57_6_ain_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_54_6 atree_514_6_ain_50_6 atree_513_6_ain_51_6 atree_515_6_ain_52_6 atree_57_6_ain_53_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_55_6 atree_515_6_ain_50_6 atree_513_6_ain_51_6 atree_515_6_ain_52_6 atree_57_6_ain_53_6 out_55_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_56_6 atree_514_6_ain_50_6 atree_515_6_ain_51_6 atree_515_6_ain_52_6 atree_57_6_ain_53_6 out_56_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_57_6 atree_515_6_ain_50_6 atree_515_6_ain_51_6 atree_515_6_ain_52_6 atree_57_6_ain_53_6 out_57_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_58_6 atree_514_6_ain_50_6 atree_513_6_ain_51_6 atree_511_6_ain_52_6 atree_515_6_ain_53_6 out_58_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_59_6 atree_515_6_ain_50_6 atree_513_6_ain_51_6 atree_511_6_ain_52_6 atree_515_6_ain_53_6 out_59_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_510_6 atree_514_6_ain_50_6 atree_515_6_ain_51_6 atree_511_6_ain_52_6 atree_515_6_ain_53_6 out_510_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_511_6 atree_515_6_ain_50_6 atree_515_6_ain_51_6 atree_511_6_ain_52_6 atree_515_6_ain_53_6 out_511_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_512_6 atree_514_6_ain_50_6 atree_513_6_ain_51_6 atree_515_6_ain_52_6 atree_515_6_ain_53_6 out_512_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_513_6 atree_515_6_ain_50_6 atree_513_6_ain_51_6 atree_515_6_ain_52_6 atree_515_6_ain_53_6 out_513_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_514_6 atree_514_6_ain_50_6 atree_515_6_ain_51_6 atree_515_6_ain_52_6 atree_515_6_ain_53_6 out_514_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xatree_515_6 atree_515_6_ain_50_6 atree_515_6_ain_51_6 atree_515_6_ain_52_6 atree_515_6_ain_53_6 out_515_6 _0_0tmpl_0_0dataflow__neuro_0_0andtree_34_4
|
|
xin__tX_50_6 in_ad_50_6_ad_51_6 atree_515_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__tX_51_6 in_ad_51_6_ad_51_6 atree_515_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__tX_52_6 in_ad_52_6_ad_51_6 atree_515_6_ain_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__tX_53_6 in_ad_53_6_ad_51_6 atree_515_6_ain_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__fX_50_6 in_ad_50_6_ad_50_6 atree_514_6_ain_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__fX_51_6 in_ad_51_6_ad_50_6 atree_513_6_ain_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__fX_52_6 in_ad_52_6_ad_50_6 atree_511_6_ain_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xin__fX_53_6 in_ad_53_6_ad_50_6 atree_57_6_ain_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
.ends
|
|
*---- end of process: decoder_dualrail<4,16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ortree<16> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] in[8] in[9] in[10] in[11] in[12] in[13] in[14] in[15] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ortree_316_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 in_58_6 in_59_6 in_510_6 in_511_6 in_512_6 in_513_6 in_514_6 in_515_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I in_58_6:I in_59_6:I in_510_6:I in_511_6:I in_512_6:I in_513_6:I in_514_6:I in_515_6:I out:O
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xor2s_50_6 tmp_516_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_51_6 tmp_517_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_52_6 tmp_518_6 in_54_6 in_55_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_53_6 tmp_519_6 in_56_6 in_57_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_54_6 tmp_520_6 in_58_6 in_59_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_55_6 tmp_521_6 in_510_6 in_511_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_56_6 tmp_522_6 in_512_6 in_513_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_57_6 tmp_523_6 in_514_6 in_515_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_58_6 tmp_524_6 tmp_516_6 tmp_517_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_59_6 tmp_525_6 tmp_518_6 tmp_519_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_510_6 tmp_526_6 tmp_520_6 tmp_521_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_511_6 tmp_527_6 tmp_522_6 tmp_523_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_512_6 tmp_528_6 tmp_524_6 tmp_525_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_513_6 tmp_529_6 tmp_526_6 tmp_527_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xor2s_514_6 out tmp_528_6 tmp_529_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: ortree<16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<16,16> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] in[8] in[9] in[10] in[11] in[12] in[13] in[14] in[15] out[0] out[1] out[2] out[3] out[4] out[5] out[6] out[7] out[8] out[9] out[10] out[11] out[12] out[13] out[14] out[15]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_316_716_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 in_58_6 in_59_6 in_510_6 in_511_6 in_512_6 in_513_6 in_514_6 in_515_6 out_50_6 out_51_6 out_52_6 out_53_6 out_54_6 out_55_6 out_56_6 out_57_6 out_58_6 out_59_6 out_510_6 out_511_6 out_512_6 out_513_6 out_514_6 out_515_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I in_58_6:I in_59_6:I in_510_6:I in_511_6:I in_512_6:I in_513_6:I in_514_6:I in_515_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O out_54_6:O out_55_6:O out_56_6:O out_57_6:O out_58_6:O out_59_6:O out_510_6:O out_511_6:O out_512_6:O out_513_6:O out_514_6:O out_515_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_54_6 in_54_6 out_54_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_55_6 in_55_6 out_55_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_56_6 in_56_6 out_56_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_57_6 in_57_6 out_57_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_58_6 in_58_6 out_58_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_59_6 in_59_6 out_59_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_510_6 in_510_6 out_510_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_511_6 in_511_6 out_511_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_512_6 in_512_6 out_512_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_513_6 in_513_6 out_513_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_514_6 in_514_6 out_514_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xsb_515_6 in_515_6 out_515_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<16,16> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<20> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_320_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf8 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8
|
|
.ends
|
|
*---- end of process: sigbuf<20> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::INV_X2<> -----
|
|
* raw ports: y a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0INV_X2 y a
|
|
*.PININFO y:O a:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a y Vdd p W=6U L=0.6U
|
|
M1_ GND a y GND n W=3U L=0.6U
|
|
.ends
|
|
*---- end of process: INV_X2<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C1P2N_RB_X1<> -----
|
|
* raw ports: y c1 p1 n1 n2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P2N_RB_X1 y c1 p1 n1 n2 pr__B sr__B
|
|
*.PININFO y:O c1:I p1:I n1:I n2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd p1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M3_keeper Vdd GND #14 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #9 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_keeper GND Vdd #15 GND n W=0.9U L=4.5U
|
|
M7_ #3 c1 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=6U L=0.6U
|
|
M9_keeper #14 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #15 y __y GND n W=0.9U L=0.6U
|
|
M11_ #8 n2 #7 GND n W=6U L=0.6U
|
|
M12_ #9 n1 #8 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C1P2N_RB_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<8> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_38_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xC2Els_50_6 tmp_58_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_51_6 tmp_59_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_52_6 tmp_510_6 in_54_6 in_55_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_53_6 tmp_511_6 in_56_6 in_57_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_54_6 tmp_512_6 tmp_58_6 tmp_59_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_55_6 tmp_513_6 tmp_510_6 tmp_511_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_56_6 out tmp_512_6 tmp_513_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
.ends
|
|
*---- end of process: ctree<8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<8> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] in.d[3].d[0] in.d[3].d[1] in.d[4].d[0] in.d[4].d[1] in.d[5].d[0] in.d[5].d[1] in.d[6].d[0] in.d[6].d[1] in.d[7].d[0] in.d[7].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_38_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 in_ad_53_6_ad_50_6 in_ad_53_6_ad_51_6 in_ad_54_6_ad_50_6 in_ad_54_6_ad_51_6 in_ad_55_6_ad_50_6 in_ad_55_6_ad_51_6 in_ad_56_6_ad_50_6 in_ad_56_6_ad_51_6 in_ad_57_6_ad_50_6 in_ad_57_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I in_ad_53_6_ad_50_6:I in_ad_53_6_ad_51_6:I in_ad_54_6_ad_50_6:I in_ad_54_6_ad_51_6:I in_ad_55_6_ad_50_6:I in_ad_55_6_ad_51_6:I in_ad_56_6_ad_50_6:I in_ad_56_6_ad_51_6:I in_ad_57_6_ad_50_6:I in_ad_57_6_ad_51_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xct ct_ain_50_6 ct_ain_51_6 ct_ain_52_6 ct_ain_53_6 ct_ain_54_6 ct_ain_55_6 ct_ain_56_6 ct_ain_57_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_38_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_51_6 ct_ain_51_6 in_ad_51_6_ad_51_6 in_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_52_6 ct_ain_52_6 in_ad_52_6_ad_51_6 in_ad_52_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_53_6 ct_ain_53_6 in_ad_53_6_ad_51_6 in_ad_53_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_54_6 ct_ain_54_6 in_ad_54_6_ad_51_6 in_ad_54_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_55_6 ct_ain_55_6 in_ad_55_6_ad_51_6 in_ad_55_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_56_6 ct_ain_56_6 in_ad_56_6_ad_51_6 in_ad_56_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_57_6 ct_ain_57_6 in_ad_57_6_ad_51_6 in_ad_57_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::NOR2_X1<> -----
|
|
* raw ports: y a b
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0NOR2_X1 y a b
|
|
*.PININFO y:O a:I b:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd a #5 Vdd p W=6U L=0.6U
|
|
M1_ GND a y GND n W=1.5U L=0.6U
|
|
M2_ GND b y GND n W=1.5U L=0.6U
|
|
M3_ #5 b y Vdd p W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: NOR2_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C2N_R_X1<> -----
|
|
* raw ports: y c1 n1 n2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_R_X1 y c1 n1 n2 pr__B sr__B
|
|
*.PININFO y:O c1:I n1:I n2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.0714286; pdn_reff=0.1
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 y Vdd p W=8.4U L=0.6U
|
|
M1_ Vdd pr__B y Vdd p W=8.4U L=0.6U
|
|
M2_ Vdd y #fb11# Vdd p W=1.5U L=1.2U
|
|
M3_keeper Vdd #fb11# y Vdd p W=0.9U L=0.6U
|
|
M4_ GND c1 #7 GND n W=24U L=0.6U
|
|
M5_ GND y #fb11# GND n W=0.9U L=1.2U
|
|
M6_keeper GND Vdd #12 GND n W=0.9U L=0.6U
|
|
M7_ #5 sr__B y GND n W=24U L=0.6U
|
|
M8_keeper #12 #fb11# y GND n W=0.9U L=0.6U
|
|
M9_ #6 n2 #5 GND n W=24U L=0.6U
|
|
M10_ #7 n1 #6 GND n W=24U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C2N_R_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C1N_X1<> -----
|
|
* raw ports: y c1 n1
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C1N_X1 y c1 n1
|
|
*.PININFO y:O c1:I n1:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 y Vdd p W=2.1U L=0.6U
|
|
M1_ Vdd y #fb6# Vdd p W=1.5U L=1.2U
|
|
M2_keeper Vdd GND #7 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 #4 GND n W=3U L=0.6U
|
|
M4_ GND y #fb6# GND n W=0.9U L=1.2U
|
|
M5_keeper GND Vdd #8 GND n W=0.9U L=4.5U
|
|
M6_ #4 n1 y GND n W=3U L=0.6U
|
|
M7_keeper #7 #fb6# y Vdd p W=0.9U L=0.6U
|
|
M8_keeper #8 #fb6# y GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C1N_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C1N_R_X1<> -----
|
|
* raw ports: y c1 c2 n1 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_R_X1 y c1 c2 n1 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I n1:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd y #fb12# Vdd p W=1.5U L=1.2U
|
|
M3_keeper Vdd GND #13 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #9 GND n W=6U L=0.6U
|
|
M5_ GND y #fb12# GND n W=0.9U L=1.2U
|
|
M6_keeper GND Vdd #14 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B y GND n W=6U L=0.6U
|
|
M9_keeper #13 #fb12# y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #14 #fb12# y GND n W=0.9U L=0.6U
|
|
M11_ #8 n1 #7 GND n W=6U L=0.6U
|
|
M12_ #9 c2 #8 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C1N_R_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C2N_RB_X4<> -----
|
|
* raw ports: y c1 n1 n2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4 y c1 n1 n2 pr__B sr__B
|
|
*.PININFO y:O c1:I n1:I n2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 __y Vdd p W=2.1U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M3_keeper Vdd GND #12 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #7 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #13 GND n W=0.9U L=4.5U
|
|
M7_ #5 sr__B __y GND n W=6U L=0.6U
|
|
M8_keeper #12 y __y Vdd p W=0.9U L=0.6U
|
|
M9_keeper #13 y __y GND n W=0.9U L=0.6U
|
|
M10_ #6 n2 #5 GND n W=6U L=0.6U
|
|
M11_ #7 n1 #6 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C2N_RB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1C2N_SB_X4<> -----
|
|
* raw ports: y c1 n1 n2 pr sr
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4 y c1 n1 n2 pr sr
|
|
*.PININFO y:O c1:I n1:I n2:I pr:I sr:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd __y y Vdd p W=8.4U L=0.6U
|
|
M2_keeper Vdd GND #12 Vdd p W=0.9U L=1.2U
|
|
M3_ GND c1 #7 GND n W=4.5U L=0.6U
|
|
M4_ GND pr __y GND n W=1.5U L=0.6U
|
|
M5_ GND __y y GND n W=6U L=0.6U
|
|
M6_keeper GND Vdd #13 GND n W=0.9U L=4.5U
|
|
M7_ #3 sr __y Vdd p W=4.2U L=0.6U
|
|
M8_ #6 n2 __y GND n W=4.5U L=0.6U
|
|
M9_keeper #12 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #13 y __y GND n W=0.9U L=0.6U
|
|
M11_ #7 n1 #6 GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: A_1C2N_SB_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::buffer_register<8> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.a in.v out.d[0].d[0] out.d[0].d[1] out.d[1].d[0] out.d[1].d[1] out.d[2].d[0] out.d[2].d[1] out.d[3].d[0] out.d[3].d[1] out.d[4].d[0] out.d[4].d[1] out.d[5].d[0] out.d[5].d[1] out.d[6].d[0] out.d[6].d[1] out.d[7].d[0] out.d[7].d[1] out_v flush reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0buffer__register_38_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_aa in_av out_ad_50_6_ad_50_6 out_ad_50_6_ad_51_6 out_ad_51_6_ad_50_6 out_ad_51_6_ad_51_6 out_ad_52_6_ad_50_6 out_ad_52_6_ad_51_6 out_ad_53_6_ad_50_6 out_ad_53_6_ad_51_6 out_ad_54_6_ad_50_6 out_ad_54_6_ad_51_6 out_ad_55_6_ad_50_6 out_ad_55_6_ad_51_6 out_ad_56_6_ad_50_6 out_ad_56_6_ad_51_6 out_ad_57_6_ad_50_6 out_ad_57_6_ad_51_6 out__v flush reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_aa:O in_av:O out_ad_50_6_ad_50_6:O out_ad_50_6_ad_51_6:O out_ad_51_6_ad_50_6:O out_ad_51_6_ad_51_6:O out_ad_52_6_ad_50_6:O out_ad_52_6_ad_51_6:O out_ad_53_6_ad_50_6:O out_ad_53_6_ad_51_6:O out_ad_54_6_ad_50_6:O out_ad_54_6_ad_51_6:O out_ad_55_6_ad_50_6:O out_ad_55_6_ad_51_6:O out_ad_56_6_ad_50_6:O out_ad_56_6_ad_51_6:O out_ad_57_6_ad_50_6:O out_ad_57_6_ad_51_6:O out__v:I flush:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xin__v__buf in_av __in__v _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xinack__ctl __en __en in_av out__v __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_R_X1
|
|
xvc in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 __in__v _0_0tmpl_0_0dataflow__neuro_0_0vtree_38_4
|
|
xreset__inv __reset reset__B _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinack__inv in_aa __en _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xen__buf __en en__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xflushB__sb __flushB __flushBX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_316_4
|
|
xflush__inv __flushB flush _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xreset__sb __reset __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xresetB__sb reset__B __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_38_4
|
|
xt__buf__func_50_6 out_ad_50_6_ad_51_6 __flushBX_50_6 in_ad_ad_50_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_51_6 out_ad_51_6_ad_51_6 __flushBX_50_6 in_ad_ad_51_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_52_6 out_ad_52_6_ad_51_6 __flushBX_50_6 in_ad_ad_52_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_53_6 out_ad_53_6_ad_51_6 __flushBX_50_6 in_ad_ad_53_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_54_6 out_ad_54_6_ad_51_6 __flushBX_50_6 in_ad_ad_54_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_55_6 out_ad_55_6_ad_51_6 __flushBX_50_6 in_ad_ad_55_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_56_6 out_ad_56_6_ad_51_6 __flushBX_50_6 in_ad_ad_56_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xt__buf__func_57_6 out_ad_57_6_ad_51_6 __flushBX_50_6 in_ad_ad_57_6_ad_51_6 en__buf_aout_50_6 __reset__BX_50_6 __reset__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_RB_X4
|
|
xf__buf__func_50_6 out_ad_50_6_ad_50_6 __flushBX_50_6 in_ad_ad_50_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_51_6 out_ad_51_6_ad_50_6 __flushBX_50_6 in_ad_ad_51_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_52_6 out_ad_52_6_ad_50_6 __flushBX_50_6 in_ad_ad_52_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_53_6 out_ad_53_6_ad_50_6 __flushBX_50_6 in_ad_ad_53_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_54_6 out_ad_54_6_ad_50_6 __flushBX_50_6 in_ad_ad_54_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_55_6 out_ad_55_6_ad_50_6 __flushBX_50_6 in_ad_ad_55_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_56_6 out_ad_56_6_ad_50_6 __flushBX_50_6 in_ad_ad_56_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
xf__buf__func_57_6 out_ad_57_6_ad_50_6 __flushBX_50_6 in_ad_ad_57_6_ad_50_6 en__buf_aout_50_6 __resetX_50_6 __resetX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_1C2N_SB_X4
|
|
.ends
|
|
*---- end of process: buffer_register<8> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::register_acells<8> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[1] in.a in.v out.d[0].d[0] out.d[0].d[1] out.d[1].d[0] out.d[1].d[1] out.d[2].d[0] out.d[2].d[1] out.d[3].d[0] out.d[3].d[1] out.d[4].d[0] out.d[4].d[1] out.d[5].d[0] out.d[5].d[1] out.d[6].d[0] out.d[6].d[1] out.d[7].d[0] out.d[7].d[1] reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0register__acells_38_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_51_6 in_aa in_av out_ad_50_6_ad_50_6 out_ad_50_6_ad_51_6 out_ad_51_6_ad_50_6 out_ad_51_6_ad_51_6 out_ad_52_6_ad_50_6 out_ad_52_6_ad_51_6 out_ad_53_6_ad_50_6 out_ad_53_6_ad_51_6 out_ad_54_6_ad_50_6 out_ad_54_6_ad_51_6 out_ad_55_6_ad_50_6 out_ad_55_6_ad_51_6 out_ad_56_6_ad_50_6 out_ad_56_6_ad_51_6 out_ad_57_6_ad_50_6 out_ad_57_6_ad_51_6 reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_51_6:I in_aa:O in_av:O out_ad_50_6_ad_50_6:O out_ad_50_6_ad_51_6:O out_ad_51_6_ad_50_6:O out_ad_51_6_ad_51_6:O out_ad_52_6_ad_50_6:O out_ad_52_6_ad_51_6:O out_ad_53_6_ad_50_6:O out_ad_53_6_ad_51_6:O out_ad_54_6_ad_50_6:O out_ad_54_6_ad_51_6:O out_ad_55_6_ad_50_6:O out_ad_55_6_ad_51_6:O out_ad_56_6_ad_50_6:O out_ad_56_6_ad_51_6:O out_ad_57_6_ad_50_6:O out_ad_57_6_ad_51_6:O reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xout__val__inv __out__vB __out__v _0_0tmpl_0_0dataflow__neuro_0_0INV_X2
|
|
xA__flush __flush __en2 __flushB __out__v in_ad_ad_58_6_ad_51_6 reset__B reset__B _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P2N_RB_X1
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*
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xand__reads__f_5121_6 and__reads__f_5121_6_ay data_515_6_ad_51_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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|
xand__reads__f_5122_6 and__reads__f_5122_6_ay data_515_6_ad_52_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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|
xand__reads__f_5123_6 and__reads__f_5123_6_ay data_515_6_ad_53_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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|
xand__reads__f_5124_6 and__reads__f_5124_6_ay data_515_6_ad_54_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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|
xand__reads__f_5125_6 and__reads__f_5125_6_ay data_515_6_ad_55_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand__reads__f_5126_6 and__reads__f_5126_6_ay data_515_6_ad_56_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
|
|
xand__reads__f_5127_6 and__reads__f_5127_6_ay data_515_6_ad_57_6_ad_50_6 and__reads__f_5127_6_ab _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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|
.ends
|
|
*---- end of process: register_wr_array<4,8,16> -----
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|
*
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*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<24> -----
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|
* raw ports: in out[0]
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*
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.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_324_4 in out_50_6
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*.PININFO in:I out_50_6:O
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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|
xbuf8 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8
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|
.ends
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|
*---- end of process: sigbuf<24> -----
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|
*
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|
*---- act defproc: ::tmpl::dataflow_neuro::ctree<12> -----
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|
* raw ports: in[0] in[1] in[2] in[3] in[4] in[5] in[6] in[7] in[8] in[9] in[10] in[11] out
|
|
*
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|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ctree_312_4 in_50_6 in_51_6 in_52_6 in_53_6 in_54_6 in_55_6 in_56_6 in_57_6 in_58_6 in_59_6 in_510_6 in_511_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I in_54_6:I in_55_6:I in_56_6:I in_57_6:I in_58_6:I in_59_6:I in_510_6:I in_511_6:I out:O
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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xC2Els_50_6 tmp_512_6 in_50_6 in_51_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
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|
xC2Els_51_6 tmp_513_6 in_52_6 in_53_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_52_6 tmp_514_6 in_54_6 in_55_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_53_6 tmp_515_6 in_56_6 in_57_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_54_6 tmp_516_6 in_58_6 in_59_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_55_6 tmp_517_6 in_510_6 in_511_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_56_6 tmp_518_6 tmp_512_6 tmp_513_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_57_6 tmp_519_6 tmp_514_6 tmp_515_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC2Els_58_6 tmp_520_6 tmp_516_6 tmp_517_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C_B_X1
|
|
xC3Els_50_6 out tmp_518_6 tmp_519_6 tmp_520_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3C_B_X1
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|
.ends
|
|
*---- end of process: ctree<12> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::vtree<12> -----
|
|
* raw ports: in.d[0].d[0] in.d[0].d[1] in.d[1].d[0] in.d[1].d[1] in.d[2].d[0] in.d[2].d[1] in.d[3].d[0] in.d[3].d[1] in.d[4].d[0] in.d[4].d[1] in.d[5].d[0] in.d[5].d[1] in.d[6].d[0] in.d[6].d[1] in.d[7].d[0] in.d[7].d[1] in.d[8].d[0] in.d[8].d[1] in.d[9].d[0] in.d[9].d[1] in.d[10].d[0] in.d[10].d[1] in.d[11].d[0] in.d[11].d[1] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0vtree_312_4 in_ad_50_6_ad_50_6 in_ad_50_6_ad_51_6 in_ad_51_6_ad_50_6 in_ad_51_6_ad_51_6 in_ad_52_6_ad_50_6 in_ad_52_6_ad_51_6 in_ad_53_6_ad_50_6 in_ad_53_6_ad_51_6 in_ad_54_6_ad_50_6 in_ad_54_6_ad_51_6 in_ad_55_6_ad_50_6 in_ad_55_6_ad_51_6 in_ad_56_6_ad_50_6 in_ad_56_6_ad_51_6 in_ad_57_6_ad_50_6 in_ad_57_6_ad_51_6 in_ad_58_6_ad_50_6 in_ad_58_6_ad_51_6 in_ad_59_6_ad_50_6 in_ad_59_6_ad_51_6 in_ad_510_6_ad_50_6 in_ad_510_6_ad_51_6 in_ad_511_6_ad_50_6 in_ad_511_6_ad_51_6 out
|
|
*.PININFO in_ad_50_6_ad_50_6:I in_ad_50_6_ad_51_6:I in_ad_51_6_ad_50_6:I in_ad_51_6_ad_51_6:I in_ad_52_6_ad_50_6:I in_ad_52_6_ad_51_6:I in_ad_53_6_ad_50_6:I in_ad_53_6_ad_51_6:I in_ad_54_6_ad_50_6:I in_ad_54_6_ad_51_6:I in_ad_55_6_ad_50_6:I in_ad_55_6_ad_51_6:I in_ad_56_6_ad_50_6:I in_ad_56_6_ad_51_6:I in_ad_57_6_ad_50_6:I in_ad_57_6_ad_51_6:I in_ad_58_6_ad_50_6:I in_ad_58_6_ad_51_6:I in_ad_59_6_ad_50_6:I in_ad_59_6_ad_51_6:I in_ad_510_6_ad_50_6:I in_ad_510_6_ad_51_6:I in_ad_511_6_ad_50_6:I in_ad_511_6_ad_51_6:I out:O
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*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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|
xct ct_ain_50_6 ct_ain_51_6 ct_ain_52_6 ct_ain_53_6 ct_ain_54_6 ct_ain_55_6 ct_ain_56_6 ct_ain_57_6 ct_ain_58_6 ct_ain_59_6 ct_ain_510_6 ct_ain_511_6 out _0_0tmpl_0_0dataflow__neuro_0_0ctree_312_4
|
|
xOR2__tf_50_6 ct_ain_50_6 in_ad_50_6_ad_51_6 in_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_51_6 ct_ain_51_6 in_ad_51_6_ad_51_6 in_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_52_6 ct_ain_52_6 in_ad_52_6_ad_51_6 in_ad_52_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_53_6 ct_ain_53_6 in_ad_53_6_ad_51_6 in_ad_53_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_54_6 ct_ain_54_6 in_ad_54_6_ad_51_6 in_ad_54_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_55_6 ct_ain_55_6 in_ad_55_6_ad_51_6 in_ad_55_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_56_6 ct_ain_56_6 in_ad_56_6_ad_51_6 in_ad_56_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_57_6 ct_ain_57_6 in_ad_57_6_ad_51_6 in_ad_57_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_58_6 ct_ain_58_6 in_ad_58_6_ad_51_6 in_ad_58_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_59_6 ct_ain_59_6 in_ad_59_6_ad_51_6 in_ad_59_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_510_6 ct_ain_510_6 in_ad_510_6_ad_51_6 in_ad_510_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xOR2__tf_511_6 ct_ain_511_6 in_ad_511_6_ad_51_6 in_ad_511_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
.ends
|
|
*---- end of process: vtree<12> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::buffer<12> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.d.d[3].d[0] out.d.d[3].d[1] out.d.d[4].d[0] out.d.d[4].d[1] out.d.d[5].d[0] out.d.d[5].d[1] out.d.d[6].d[0] out.d.d[6].d[1] out.d.d[7].d[0] out.d.d[7].d[1] out.d.d[8].d[0] out.d.d[8].d[1] out.d.d[9].d[0] out.d.d[9].d[1] out.d.d[10].d[0] out.d.d[10].d[1] out.d.d[11].d[0] out.d.d[11].d[1] out.a out.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0buffer_312_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_aa in_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_ad_ad_53_6_ad_50_6 out_ad_ad_53_6_ad_51_6 out_ad_ad_54_6_ad_50_6 out_ad_ad_54_6_ad_51_6 out_ad_ad_55_6_ad_50_6 out_ad_ad_55_6_ad_51_6 out_ad_ad_56_6_ad_50_6 out_ad_ad_56_6_ad_51_6 out_ad_ad_57_6_ad_50_6 out_ad_ad_57_6_ad_51_6 out_ad_ad_58_6_ad_50_6 out_ad_ad_58_6_ad_51_6 out_ad_ad_59_6_ad_50_6 out_ad_ad_59_6_ad_51_6 out_ad_ad_510_6_ad_50_6 out_ad_ad_510_6_ad_51_6 out_ad_ad_511_6_ad_50_6 out_ad_ad_511_6_ad_51_6 out_aa out_av reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_50_6:I in_ad_ad_58_6_ad_51_6:I in_ad_ad_59_6_ad_50_6:I in_ad_ad_59_6_ad_51_6:I in_ad_ad_510_6_ad_50_6:I in_ad_ad_510_6_ad_51_6:I in_ad_ad_511_6_ad_50_6:I in_ad_ad_511_6_ad_51_6:I in_aa:O in_av:O out_ad_ad_50_6_ad_50_6:O out_ad_ad_50_6_ad_51_6:O out_ad_ad_51_6_ad_50_6:O out_ad_ad_51_6_ad_51_6:O out_ad_ad_52_6_ad_50_6:O out_ad_ad_52_6_ad_51_6:O out_ad_ad_53_6_ad_50_6:O out_ad_ad_53_6_ad_51_6:O out_ad_ad_54_6_ad_50_6:O out_ad_ad_54_6_ad_51_6:O out_ad_ad_55_6_ad_50_6:O out_ad_ad_55_6_ad_51_6:O out_ad_ad_56_6_ad_50_6:O out_ad_ad_56_6_ad_51_6:O out_ad_ad_57_6_ad_50_6:O out_ad_ad_57_6_ad_51_6:O out_ad_ad_58_6_ad_50_6:O out_ad_ad_58_6_ad_51_6:O out_ad_ad_59_6_ad_50_6:O out_ad_ad_59_6_ad_51_6:O out_ad_ad_510_6_ad_50_6:O out_ad_ad_510_6_ad_51_6:O out_ad_ad_511_6_ad_50_6:O out_ad_ad_511_6_ad_51_6:O out_aa:I out_av:I reset__B:I
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|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
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xout__a__B__buf __out__a__B __out__a__BX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_324_4
|
|
xinack__ctl in_aa __en in_av out_av __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_3C_RB_X4
|
|
xreset__bufarray __reset__BX __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_324_4
|
|
xin__v__buf in_av __in__v _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__a__inv __out__a__B out_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xvc in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 __in__v _0_0tmpl_0_0dataflow__neuro_0_0vtree_312_4
|
|
xen__ctl __en in_aa out_av _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P_X1
|
|
xen__buf __en en__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_324_4
|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xt__buf__func_50_6 out_ad_ad_50_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_50_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xt__buf__func_51_6 out_ad_ad_51_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_51_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xt__buf__func_52_6 out_ad_ad_52_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_52_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
|
|
xt__buf__func_53_6 out_ad_ad_53_6_ad_51_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_53_6_ad_51_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
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.ends
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*
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.ends
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*
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*---- act defproc: ::tmpl::dataflow_neuro::buffer<13> -----
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xf__buf__func_59_6 out_ad_ad_59_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_59_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
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xf__buf__func_510_6 out_ad_ad_510_6_ad_50_6 en__buf_aout_50_6 __out__a__BX_50_6 in_ad_ad_510_6_ad_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X4
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|
.ends
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*---- end of process: buffer<13> -----
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|
*
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|
*---- act defproc: ::tmpl::dataflow_neuro::fifo<13,3> -----
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*
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|
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|
|
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|
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|
|
*.POWER PSUB Vdd
|
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|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xfifo__element_50_6 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 in_ad_ad_512_6_ad_50_6 in_ad_ad_512_6_ad_51_6 in_aa in_av fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_ad_ad_53_6_ad_50_6 fifo__element_51_6_ain_ad_ad_53_6_ad_51_6 fifo__element_51_6_ain_ad_ad_54_6_ad_50_6 fifo__element_51_6_ain_ad_ad_54_6_ad_51_6 fifo__element_51_6_ain_ad_ad_55_6_ad_50_6 fifo__element_51_6_ain_ad_ad_55_6_ad_51_6 fifo__element_51_6_ain_ad_ad_56_6_ad_50_6 fifo__element_51_6_ain_ad_ad_56_6_ad_51_6 fifo__element_51_6_ain_ad_ad_57_6_ad_50_6 fifo__element_51_6_ain_ad_ad_57_6_ad_51_6 fifo__element_51_6_ain_ad_ad_58_6_ad_50_6 fifo__element_51_6_ain_ad_ad_58_6_ad_51_6 fifo__element_51_6_ain_ad_ad_59_6_ad_50_6 fifo__element_51_6_ain_ad_ad_59_6_ad_51_6 fifo__element_51_6_ain_ad_ad_510_6_ad_50_6 fifo__element_51_6_ain_ad_ad_510_6_ad_51_6 fifo__element_51_6_ain_ad_ad_511_6_ad_50_6 fifo__element_51_6_ain_ad_ad_511_6_ad_51_6 fifo__element_51_6_ain_ad_ad_512_6_ad_50_6 fifo__element_51_6_ain_ad_ad_512_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_313_4
|
|
xfifo__element_51_6 fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_ad_ad_53_6_ad_50_6 fifo__element_51_6_ain_ad_ad_53_6_ad_51_6 fifo__element_51_6_ain_ad_ad_54_6_ad_50_6 fifo__element_51_6_ain_ad_ad_54_6_ad_51_6 fifo__element_51_6_ain_ad_ad_55_6_ad_50_6 fifo__element_51_6_ain_ad_ad_55_6_ad_51_6 fifo__element_51_6_ain_ad_ad_56_6_ad_50_6 fifo__element_51_6_ain_ad_ad_56_6_ad_51_6 fifo__element_51_6_ain_ad_ad_57_6_ad_50_6 fifo__element_51_6_ain_ad_ad_57_6_ad_51_6 fifo__element_51_6_ain_ad_ad_58_6_ad_50_6 fifo__element_51_6_ain_ad_ad_58_6_ad_51_6 fifo__element_51_6_ain_ad_ad_59_6_ad_50_6 fifo__element_51_6_ain_ad_ad_59_6_ad_51_6 fifo__element_51_6_ain_ad_ad_510_6_ad_50_6 fifo__element_51_6_ain_ad_ad_510_6_ad_51_6 fifo__element_51_6_ain_ad_ad_511_6_ad_50_6 fifo__element_51_6_ain_ad_ad_511_6_ad_51_6 fifo__element_51_6_ain_ad_ad_512_6_ad_50_6 fifo__element_51_6_ain_ad_ad_512_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_ad_ad_53_6_ad_50_6 fifo__element_52_6_ain_ad_ad_53_6_ad_51_6 fifo__element_52_6_ain_ad_ad_54_6_ad_50_6 fifo__element_52_6_ain_ad_ad_54_6_ad_51_6 fifo__element_52_6_ain_ad_ad_55_6_ad_50_6 fifo__element_52_6_ain_ad_ad_55_6_ad_51_6 fifo__element_52_6_ain_ad_ad_56_6_ad_50_6 fifo__element_52_6_ain_ad_ad_56_6_ad_51_6 fifo__element_52_6_ain_ad_ad_57_6_ad_50_6 fifo__element_52_6_ain_ad_ad_57_6_ad_51_6 fifo__element_52_6_ain_ad_ad_58_6_ad_50_6 fifo__element_52_6_ain_ad_ad_58_6_ad_51_6 fifo__element_52_6_ain_ad_ad_59_6_ad_50_6 fifo__element_52_6_ain_ad_ad_59_6_ad_51_6 fifo__element_52_6_ain_ad_ad_510_6_ad_50_6 fifo__element_52_6_ain_ad_ad_510_6_ad_51_6 fifo__element_52_6_ain_ad_ad_511_6_ad_50_6 fifo__element_52_6_ain_ad_ad_511_6_ad_51_6 fifo__element_52_6_ain_ad_ad_512_6_ad_50_6 fifo__element_52_6_ain_ad_ad_512_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_313_4
|
|
xfifo__element_52_6 fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_ad_ad_53_6_ad_50_6 fifo__element_52_6_ain_ad_ad_53_6_ad_51_6 fifo__element_52_6_ain_ad_ad_54_6_ad_50_6 fifo__element_52_6_ain_ad_ad_54_6_ad_51_6 fifo__element_52_6_ain_ad_ad_55_6_ad_50_6 fifo__element_52_6_ain_ad_ad_55_6_ad_51_6 fifo__element_52_6_ain_ad_ad_56_6_ad_50_6 fifo__element_52_6_ain_ad_ad_56_6_ad_51_6 fifo__element_52_6_ain_ad_ad_57_6_ad_50_6 fifo__element_52_6_ain_ad_ad_57_6_ad_51_6 fifo__element_52_6_ain_ad_ad_58_6_ad_50_6 fifo__element_52_6_ain_ad_ad_58_6_ad_51_6 fifo__element_52_6_ain_ad_ad_59_6_ad_50_6 fifo__element_52_6_ain_ad_ad_59_6_ad_51_6 fifo__element_52_6_ain_ad_ad_510_6_ad_50_6 fifo__element_52_6_ain_ad_ad_510_6_ad_51_6 fifo__element_52_6_ain_ad_ad_511_6_ad_50_6 fifo__element_52_6_ain_ad_ad_511_6_ad_51_6 fifo__element_52_6_ain_ad_ad_512_6_ad_50_6 fifo__element_52_6_ain_ad_ad_512_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_ad_ad_53_6_ad_50_6 out_ad_ad_53_6_ad_51_6 out_ad_ad_54_6_ad_50_6 out_ad_ad_54_6_ad_51_6 out_ad_ad_55_6_ad_50_6 out_ad_ad_55_6_ad_51_6 out_ad_ad_56_6_ad_50_6 out_ad_ad_56_6_ad_51_6 out_ad_ad_57_6_ad_50_6 out_ad_ad_57_6_ad_51_6 out_ad_ad_58_6_ad_50_6 out_ad_ad_58_6_ad_51_6 out_ad_ad_59_6_ad_50_6 out_ad_ad_59_6_ad_51_6 out_ad_ad_510_6_ad_50_6 out_ad_ad_510_6_ad_51_6 out_ad_ad_511_6_ad_50_6 out_ad_ad_511_6_ad_51_6 out_ad_ad_512_6_ad_50_6 out_ad_ad_512_6_ad_51_6 out_aa out_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_313_4
|
|
.ends
|
|
*---- end of process: fifo<13,3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::delay_chain<3> -----
|
|
* raw ports: out in
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4 out in
|
|
*.PININFO out:O in:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xdly_50_6 dly_51_6_aa in _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_51_6 dly_52_6_aa dly_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
xdly_52_6 out dly_52_6_aa _0_0tmpl_0_0dataflow__neuro_0_0DLY4_X1
|
|
.ends
|
|
*---- end of process: delay_chain<3> -----
|
|
*
|
|
*---- act defproc: ::cell::g5x0<> -----
|
|
* raw ports: in[0] out
|
|
*
|
|
.subckt _0_0cell_0_0g5x0 in_50_6 out
|
|
*.PININFO in_50_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ GND in_50_6 out GND n W=0.9U L=0.6U
|
|
.ends
|
|
*---- end of process: g5x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_1N_U_X4<> -----
|
|
* raw ports: n1 y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_1N_U_X4 n1 y
|
|
*.PININFO n1:I y:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcpx0 n1 y _0_0cell_0_0g5x0
|
|
.ends
|
|
*---- end of process: A_1N_U_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::nrn_line_end_pull_down<> -----
|
|
* raw ports: in reset_B out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down in reset__B out
|
|
*.PININFO in:I reset__B:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xpull__down in out _0_0tmpl_0_0dataflow__neuro_0_0A_1N_U_X4
|
|
xpull__downR inv_ay out _0_0tmpl_0_0dataflow__neuro_0_0A_1N_U_X4
|
|
xinv inv_ay reset__B _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
.ends
|
|
*---- end of process: nrn_line_end_pull_down<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C1N_RB_X1<> -----
|
|
* raw ports: y c1 c2 n1 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X1 y c1 c2 n1 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I n1:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M3_keeper Vdd GND #13 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #9 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_keeper GND Vdd #14 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=6U L=0.6U
|
|
M9_keeper #13 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #14 y __y GND n W=0.9U L=0.6U
|
|
M11_ #8 n1 #7 GND n W=6U L=0.6U
|
|
M12_ #9 c2 #8 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C1N_RB_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C1P1N_RB_X1<> -----
|
|
* raw ports: y c1 c2 p1 n1 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C1P1N_RB_X1 y c1 c2 p1 n1 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I p1:I n1:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd p1 #4 Vdd p W=6.3U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M3_keeper Vdd GND #15 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #11 GND n W=6U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_keeper GND Vdd #16 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=6.3U L=0.6U
|
|
M8_ #9 sr__B __y GND n W=6U L=0.6U
|
|
M9_keeper #15 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #16 y __y GND n W=0.9U L=0.6U
|
|
M11_ #4 c1 #3 Vdd p W=6.3U L=0.6U
|
|
M12_ #10 n1 #9 GND n W=6U L=0.6U
|
|
M13_ #11 c2 #10 GND n W=6U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C1P1N_RB_X1<> -----
|
|
*
|
|
*---- act defproc: ::cell::g6x0<> -----
|
|
* raw ports: in[0] in[1] in[2] out
|
|
*
|
|
.subckt _0_0cell_0_0g6x0 in_50_6 in_51_6 in_52_6 out
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* out (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd in_50_6 #4 Vdd p W=1.5U L=0.6U
|
|
M1_ #3 in_52_6 out Vdd p W=1.5U L=0.6U
|
|
M2_ #4 in_51_6 #3 Vdd p W=1.5U L=0.6U
|
|
.ends
|
|
*---- end of process: g6x0<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_3P_U_X4<> -----
|
|
* raw ports: p1 p2 p3 y
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_3P_U_X4 p1 p2 p3 y
|
|
*.PININFO p1:I p2:I p3:I y:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xcpx0 p1 p2 p3 y _0_0cell_0_0g6x0
|
|
.ends
|
|
*---- end of process: A_3P_U_X4<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::nrn_hs_2d<> -----
|
|
* raw ports: in.d.d[0] in.a outx.d.d[0] outx.a outy.d.d[0] outy.a reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d in_ad_ad_50_6 in_aa outx_ad_ad_50_6 outx_aa outy_ad_ad_50_6 outy_aa reset__B
|
|
*.PININFO in_ad_ad_50_6:I in_aa:O outx_ad_ad_50_6:O outx_aa:I outy_ad_ad_50_6:O outy_aa:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xreq__inv __reqB __req _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xpu__y __reqB outy_aa outy_ad_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2P_U_X4
|
|
xinv__x __x__a__B outx_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X2
|
|
xinv__y __y__a__B outy_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X2
|
|
xA__ack in_aa __en in_ad_ad_50_6 __req __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_2C1N_RB_X1
|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X2
|
|
xA__en __en in_aa __req _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P_X1
|
|
xA__req __req __en __y__a__B __x__a__B in_ad_ad_50_6 __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_2C1P1N_RB_X1
|
|
xpu__x outx_aa __reqB __y__a__B outx_ad_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_3P_U_X4
|
|
.ends
|
|
*---- end of process: nrn_hs_2d<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::nrn_hs_2d_array<2,4,3> -----
|
|
* raw ports: in[0].d.d[0] in[0].a in[1].d.d[0] in[1].a in[2].d.d[0] in[2].a in[3].d.d[0] in[3].a in[4].d.d[0] in[4].a in[5].d.d[0] in[5].a in[6].d.d[0] in[6].a in[7].d.d[0] in[7].a outx[0].d.d[0] outx[0].a outx[1].d.d[0] outx[1].a outy[0].d.d[0] outy[0].a outy[1].d.d[0] outy[1].a outy[2].d.d[0] outy[2].a outy[3].d.d[0] outy[3].a reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0nrn__hs__2d__array_32_74_73_4 in_50_6_ad_ad_50_6 in_50_6_aa in_51_6_ad_ad_50_6 in_51_6_aa in_52_6_ad_ad_50_6 in_52_6_aa in_53_6_ad_ad_50_6 in_53_6_aa in_54_6_ad_ad_50_6 in_54_6_aa in_55_6_ad_ad_50_6 in_55_6_aa in_56_6_ad_ad_50_6 in_56_6_aa in_57_6_ad_ad_50_6 in_57_6_aa outx_50_6_ad_ad_50_6 outx_50_6_aa outx_51_6_ad_ad_50_6 outx_51_6_aa outy_50_6_ad_ad_50_6 outy_50_6_aa outy_51_6_ad_ad_50_6 outy_51_6_aa outy_52_6_ad_ad_50_6 outy_52_6_aa outy_53_6_ad_ad_50_6 outy_53_6_aa reset__B
|
|
*.PININFO in_50_6_ad_ad_50_6:I in_50_6_aa:O in_51_6_ad_ad_50_6:I in_51_6_aa:O in_52_6_ad_ad_50_6:I in_52_6_aa:O in_53_6_ad_ad_50_6:I in_53_6_aa:O in_54_6_ad_ad_50_6:I in_54_6_aa:O in_55_6_ad_ad_50_6:I in_55_6_aa:O in_56_6_ad_ad_50_6:I in_56_6_aa:O in_57_6_ad_ad_50_6:I in_57_6_aa:O outx_50_6_ad_ad_50_6:O outx_50_6_aa:I outx_51_6_ad_ad_50_6:O outx_51_6_aa:I outy_50_6_ad_ad_50_6:O outy_50_6_aa:I outy_51_6_ad_ad_50_6:O outy_51_6_aa:I outy_52_6_ad_ad_50_6:O outy_52_6_aa:I outy_53_6_ad_ad_50_6:O outy_53_6_aa:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xrsb__pd__x reset__B pd__x_51_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xkeep__y_50_6 pd__y_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeep__y_51_6 pd__y_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeep__y_52_6 pd__y_52_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeep__y_53_6 pd__y_53_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeep__x_50_6 pd__x_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xkeep__x_51_6 pd__x_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0KEEP
|
|
xdly__y_50_6 pd__y_50_6_ain __outy_50_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xdly__y_51_6 pd__y_51_6_ain __outy_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xdly__y_52_6 pd__y_52_6_ain __outy_52_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xdly__y_53_6 pd__y_53_6_ain __outy_53_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xout__req__buf__x_50_6 outx_50_6_ad_ad_50_6 pd__x_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__req__buf__x_51_6 outx_51_6_ad_ad_50_6 pd__x_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__ack__buf__y_50_6 __outy_50_6_aa outy_50_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
xout__ack__buf__y_51_6 __outy_51_6_aa outy_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
xout__ack__buf__y_52_6 __outy_52_6_aa outy_52_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
xout__ack__buf__y_53_6 __outy_53_6_aa outy_53_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
xpd__x_50_6 pd__x_50_6_ain pd__x_51_6_areset__B pd__x_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xpd__x_51_6 pd__x_51_6_ain pd__x_51_6_areset__B pd__x_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xpd__y_50_6 pd__y_50_6_ain pd__y_53_6_areset__B pd__y_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xpd__y_51_6 pd__y_51_6_ain pd__y_53_6_areset__B pd__y_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xpd__y_52_6 pd__y_52_6_ain pd__y_53_6_areset__B pd__y_52_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xpd__y_53_6 pd__y_53_6_ain pd__y_53_6_areset__B pd__y_53_6_aout _0_0tmpl_0_0dataflow__neuro_0_0nrn_line_end_pull_down
|
|
xneurons_50_6 in_50_6_ad_ad_50_6 in_50_6_aa pd__x_50_6_aout __outx_50_6_aa pd__y_50_6_aout __outy_50_6_aa neurons_51_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_51_6 in_51_6_ad_ad_50_6 in_51_6_aa pd__x_51_6_aout __outx_51_6_aa pd__y_50_6_aout __outy_50_6_aa neurons_51_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_52_6 in_52_6_ad_ad_50_6 in_52_6_aa pd__x_50_6_aout __outx_50_6_aa pd__y_51_6_aout __outy_51_6_aa neurons_53_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_53_6 in_53_6_ad_ad_50_6 in_53_6_aa pd__x_51_6_aout __outx_51_6_aa pd__y_51_6_aout __outy_51_6_aa neurons_53_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_54_6 in_54_6_ad_ad_50_6 in_54_6_aa pd__x_50_6_aout __outx_50_6_aa pd__y_52_6_aout __outy_52_6_aa neurons_55_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_55_6 in_55_6_ad_ad_50_6 in_55_6_aa pd__x_51_6_aout __outx_51_6_aa pd__y_52_6_aout __outy_52_6_aa neurons_55_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_56_6 in_56_6_ad_ad_50_6 in_56_6_aa pd__x_50_6_aout __outx_50_6_aa pd__y_53_6_aout __outy_53_6_aa neurons_57_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xneurons_57_6 in_57_6_ad_ad_50_6 in_57_6_aa pd__x_51_6_aout __outx_51_6_aa pd__y_53_6_aout __outy_53_6_aa neurons_57_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0nrn_hs_2d
|
|
xrsbx reset__B rsb_53_6_ain _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xrsb_50_6 rsb_53_6_ain neurons_51_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xrsb_51_6 rsb_53_6_ain neurons_53_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xrsb_52_6 rsb_53_6_ain neurons_55_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xrsb_53_6 rsb_53_6_ain neurons_57_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xrsb__pd__y reset__B pd__y_53_6_areset__B _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_34_4
|
|
xdly__x_50_6 pd__x_50_6_ain __outx_50_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xdly__x_51_6 pd__x_51_6_ain __outx_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0delay__chain_33_4
|
|
xout__req__buf__y_50_6 outy_50_6_ad_ad_50_6 pd__y_50_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__req__buf__y_51_6 outy_51_6_ad_ad_50_6 pd__y_51_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__req__buf__y_52_6 outy_52_6_ad_ad_50_6 pd__y_52_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__req__buf__y_53_6 outy_53_6_ad_ad_50_6 pd__y_53_6_aout _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xout__ack__buf__x_50_6 __outx_50_6_aa outx_50_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
xout__ack__buf__x_51_6 __outx_51_6_aa outx_51_6_aa _0_0tmpl_0_0dataflow__neuro_0_0BUF_X12
|
|
.ends
|
|
*---- end of process: nrn_hs_2d_array<2,4,3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<29> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_329_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf8 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X8
|
|
.ends
|
|
*---- end of process: sigbuf<29> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::dropper_static<14,f> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] in.d.d[12].d[0] in.d.d[12].d[1] in.d.d[13].d[0] in.d.d[13].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.d.d[3].d[0] out.d.d[3].d[1] out.d.d[4].d[0] out.d.d[4].d[1] out.d.d[5].d[0] out.d.d[5].d[1] out.d.d[6].d[0] out.d.d[6].d[1] out.d.d[7].d[0] out.d.d[7].d[1] out.d.d[8].d[0] out.d.d[8].d[1] out.d.d[9].d[0] out.d.d[9].d[1] out.d.d[10].d[0] out.d.d[10].d[1] out.d.d[11].d[0] out.d.d[11].d[1] out.d.d[12].d[0] out.d.d[12].d[1] out.d.d[13].d[0] out.d.d[13].d[1] out.a cond
|
|
*
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*
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*
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*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xreset__bufarray __reset__BX __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xinack__ctl in_aa __en __req__slowfall out_av __reset__BX __reset__BX _0_0tmpl_0_0dataflow__neuro_0_0A_3C_RB_X4
|
|
xdly __req in_ar dly__cfg_50_6 dly__cfg_51_6 dly__cfg_52_6 dly__cfg_53_6 _0_0tmpl_0_0dataflow__neuro_0_0delayprog_34_4
|
|
xout__a__inv __out__a__B out_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xdly2 dly2_aout __reqX dly__cfg2_50_6 dly__cfg2_51_6 _0_0tmpl_0_0dataflow__neuro_0_0delayprog_32_4
|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xen__buf __en en__buf_aout_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xinput__invs_50_6 __inB_50_6 in_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_51_6 __inB_51_6 in_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_52_6 __inB_52_6 in_ad_52_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_53_6 __inB_53_6 in_ad_53_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_54_6 __inB_54_6 in_ad_54_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_55_6 __inB_55_6 in_ad_55_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_56_6 __inB_56_6 in_ad_56_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_57_6 __inB_57_6 in_ad_57_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_58_6 __inB_58_6 in_ad_58_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_59_6 __inB_59_6 in_ad_59_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_510_6 __inB_510_6 in_ad_510_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_511_6 __inB_511_6 in_ad_511_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_512_6 __inB_512_6 in_ad_512_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xinput__invs_513_6 __inB_513_6 in_ad_513_6 _0_0tmpl_0_0dataflow__neuro_0_0INV_X1
|
|
xout__a__B__buf __out__a__B f__buf__func_513_6_ac2 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xreq__dly__or __req__slowfall __reqX dly2_aout _0_0tmpl_0_0dataflow__neuro_0_0OR2_X1
|
|
xen__ctl __en in_aa out_av _0_0tmpl_0_0dataflow__neuro_0_0A_1C1P_X1
|
|
xreq__bufarray __reqX __reqXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_328_4
|
|
xreq__buf __reqX __req _0_0tmpl_0_0dataflow__neuro_0_0BUF_X4
|
|
xf__buf__func_50_6 out_ad_ad_50_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_50_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_51_6 out_ad_ad_51_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_51_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_52_6 out_ad_ad_52_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_52_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_53_6 out_ad_ad_53_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_53_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_54_6 out_ad_ad_54_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_54_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_55_6 out_ad_ad_55_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_55_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_56_6 out_ad_ad_56_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_56_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_57_6 out_ad_ad_57_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_57_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_58_6 out_ad_ad_58_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_58_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_59_6 out_ad_ad_59_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_59_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_510_6 out_ad_ad_510_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_510_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_511_6 out_ad_ad_511_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_511_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_512_6 out_ad_ad_512_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_512_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xf__buf__func_513_6 out_ad_ad_513_6_ad_50_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 __inB_513_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_50_6 out_ad_ad_50_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_50_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_51_6 out_ad_ad_51_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_51_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_52_6 out_ad_ad_52_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_52_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_53_6 out_ad_ad_53_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_53_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_54_6 out_ad_ad_54_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_54_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_55_6 out_ad_ad_55_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_55_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_56_6 out_ad_ad_56_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_56_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_57_6 out_ad_ad_57_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_57_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_58_6 out_ad_ad_58_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_58_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_59_6 out_ad_ad_59_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_59_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_510_6 out_ad_ad_510_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_510_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_511_6 out_ad_ad_511_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_511_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_512_6 out_ad_ad_512_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_512_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
xt__buf__func_513_6 out_ad_ad_513_6_ad_51_6 en__buf_aout_50_6 f__buf__func_513_6_ac2 in_ad_513_6 __reqXX_50_6 __reset__BXX_50_6 __reset__BXX_50_6 _0_0tmpl_0_0dataflow__neuro_0_0A_2C2N_RB_X4
|
|
.ends
|
|
*---- end of process: bd2qdi<14,4,2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::arbtree<2> -----
|
|
* raw ports: in[0].d.d[0] in[0].a in[1].d.d[0] in[1].a out.d.d[0] out.a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0arbtree_32_4 in_50_6_ad_ad_50_6 in_50_6_aa in_51_6_ad_ad_50_6 in_51_6_aa out_ad_ad_50_6 out_aa
|
|
*.PININFO in_50_6_ad_ad_50_6:I in_50_6_aa:O in_51_6_ad_ad_50_6:I in_51_6_aa:O out_ad_ad_50_6:O out_aa:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xarbs_50_6 in_50_6_ad_ad_50_6 in_50_6_aa in_51_6_ad_ad_50_6 in_51_6_aa out_ad_ad_50_6 out_aa _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake
|
|
.ends
|
|
*---- end of process: arbtree<2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::A_2C_RB_X1<> -----
|
|
* raw ports: y c1 c2 pr_B sr_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0A_2C_RB_X1 y c1 c2 pr__B sr__B
|
|
*.PININFO y:O c1:I c2:I pr__B:I sr__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
*
|
|
* --- node flags ---
|
|
*
|
|
* __y (state-holding): pup_reff=0.285714; pdn_reff=0.4
|
|
* y (combinational)
|
|
*
|
|
* --- end node flags ---
|
|
*
|
|
M0_ Vdd c1 #3 Vdd p W=4.2U L=0.6U
|
|
M1_ Vdd pr__B __y Vdd p W=2.1U L=0.6U
|
|
M2_ Vdd __y y Vdd p W=2.1U L=0.6U
|
|
M3_keeper Vdd GND #11 Vdd p W=0.9U L=1.2U
|
|
M4_ GND c1 #8 GND n W=4.5U L=0.6U
|
|
M5_ GND __y y GND n W=1.5U L=0.6U
|
|
M6_keeper GND Vdd #12 GND n W=0.9U L=4.5U
|
|
M7_ #3 c2 __y Vdd p W=4.2U L=0.6U
|
|
M8_ #7 sr__B __y GND n W=4.5U L=0.6U
|
|
M9_keeper #11 y __y Vdd p W=0.9U L=0.6U
|
|
M10_keeper #12 y __y GND n W=0.9U L=0.6U
|
|
M11_ #8 c2 #7 GND n W=4.5U L=0.6U
|
|
.ends
|
|
*---- end of process: A_2C_RB_X1<> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::ortree<1> -----
|
|
* raw ports: in[0] out
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0ortree_31_4 in_50_6 out
|
|
*.PININFO in_50_6:I out:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xb out in_50_6 _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: ortree<1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf<1> -----
|
|
* raw ports: in out[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_31_4 in out_50_6
|
|
*.PININFO in:I out_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xbuf1 out_50_6 in _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
.ends
|
|
*---- end of process: sigbuf<1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<2,1> -----
|
|
* raw ports: in[0] in[1] out[0] out[1]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_32_71_4 in_50_6 in_51_6 out_50_6 out_51_6
|
|
*.PININFO in_50_6:I in_51_6:I out_50_6:O out_51_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_31_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_31_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<2,1> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::dualrail_encoder<1,2> -----
|
|
* raw ports: in[0] in[1] out.d[0].d[0] out.d[0].d[1]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0dualrail__encoder_31_72_4 in_50_6 in_51_6 out_ad_50_6_ad_50_6 out_ad_50_6_ad_51_6
|
|
*.PININFO in_50_6:I in_51_6:I out_ad_50_6_ad_50_6:O out_ad_50_6_ad_51_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xors__t_50_6 __inX_51_6 out_ad_50_6_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_31_4
|
|
xors__f_50_6 __inX_50_6 out_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_31_4
|
|
xsb__in in_50_6 in_51_6 __inX_50_6 __inX_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_32_71_4
|
|
.ends
|
|
*---- end of process: dualrail_encoder<1,2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::sigbuf_boolarray<4,2> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] out[0] out[1] out[2] out[3]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_34_72_4 in_50_6 in_51_6 in_52_6 in_53_6 out_50_6 out_51_6 out_52_6 out_53_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I out_50_6:O out_51_6:O out_52_6:O out_53_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xsb_50_6 in_50_6 out_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xsb_51_6 in_51_6 out_51_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xsb_52_6 in_52_6 out_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
xsb_53_6 in_53_6 out_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
.ends
|
|
*---- end of process: sigbuf_boolarray<4,2> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::dualrail_encoder<2,4> -----
|
|
* raw ports: in[0] in[1] in[2] in[3] out.d[0].d[0] out.d[0].d[1] out.d[1].d[0] out.d[1].d[1]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0dualrail__encoder_32_74_4 in_50_6 in_51_6 in_52_6 in_53_6 out_ad_50_6_ad_50_6 out_ad_50_6_ad_51_6 out_ad_51_6_ad_50_6 out_ad_51_6_ad_51_6
|
|
*.PININFO in_50_6:I in_51_6:I in_52_6:I in_53_6:I out_ad_50_6_ad_50_6:O out_ad_50_6_ad_51_6:O out_ad_51_6_ad_50_6:O out_ad_51_6_ad_51_6:O
|
|
*.POWER VDD Vdd
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|
*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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|
xors__t_50_6 __inX_51_6 __inX_53_6 out_ad_50_6_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4
|
|
xors__t_51_6 __inX_52_6 __inX_53_6 out_ad_51_6_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4
|
|
xors__f_50_6 __inX_50_6 __inX_52_6 out_ad_50_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4
|
|
xors__f_51_6 __inX_50_6 __inX_51_6 out_ad_51_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0ortree_32_4
|
|
xsb__in in_50_6 in_51_6 in_52_6 in_53_6 __inX_50_6 __inX_51_6 __inX_52_6 __inX_53_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_34_72_4
|
|
.ends
|
|
*---- end of process: dualrail_encoder<2,4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::arbtree<4> -----
|
|
* raw ports: in[0].d.d[0] in[0].a in[1].d.d[0] in[1].a in[2].d.d[0] in[2].a in[3].d.d[0] in[3].a out.d.d[0] out.a
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0arbtree_34_4 in_50_6_ad_ad_50_6 in_50_6_aa in_51_6_ad_ad_50_6 in_51_6_aa in_52_6_ad_ad_50_6 in_52_6_aa in_53_6_ad_ad_50_6 in_53_6_aa out_ad_ad_50_6 out_aa
|
|
*.PININFO in_50_6_ad_ad_50_6:I in_50_6_aa:O in_51_6_ad_ad_50_6:I in_51_6_aa:O in_52_6_ad_ad_50_6:I in_52_6_aa:O in_53_6_ad_ad_50_6:I in_53_6_aa:O out_ad_ad_50_6:O out_aa:I
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|
*.POWER VDD Vdd
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|
*.POWER GND GND
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*.POWER NSUB GND
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*.POWER PSUB Vdd
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|
xarbs_50_6 in_50_6_ad_ad_50_6 in_50_6_aa in_51_6_ad_ad_50_6 in_51_6_aa tmp_54_6_ad_ad_50_6 tmp_54_6_aa _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake
|
|
xarbs_51_6 in_52_6_ad_ad_50_6 in_52_6_aa in_53_6_ad_ad_50_6 in_53_6_aa tmp_55_6_ad_ad_50_6 tmp_55_6_aa _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake
|
|
xarbs_52_6 tmp_54_6_ad_ad_50_6 tmp_54_6_aa tmp_55_6_ad_ad_50_6 tmp_55_6_aa out_ad_ad_50_6 out_aa _0_0tmpl_0_0dataflow__neuro_0_0arbiter_handshake
|
|
.ends
|
|
*---- end of process: arbtree<4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::encoder2d_simple<1,2,2,4> -----
|
|
* raw ports: inx[0].d.d[0] inx[0].a inx[1].d.d[0] inx[1].a iny[0].d.d[0] iny[0].a iny[1].d.d[0] iny[1].a iny[2].d.d[0] iny[2].a iny[3].d.d[0] iny[3].a out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.a out.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0encoder2d__simple_31_72_72_74_4 inx_50_6_ad_ad_50_6 inx_50_6_aa inx_51_6_ad_ad_50_6 inx_51_6_aa iny_50_6_ad_ad_50_6 iny_50_6_aa iny_51_6_ad_ad_50_6 iny_51_6_aa iny_52_6_ad_ad_50_6 iny_52_6_aa iny_53_6_ad_ad_50_6 iny_53_6_aa out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_aa out_av reset__B
|
|
*.PININFO inx_50_6_ad_ad_50_6:I inx_50_6_aa:O inx_51_6_ad_ad_50_6:I inx_51_6_aa:O iny_50_6_ad_ad_50_6:I iny_50_6_aa:O iny_51_6_ad_ad_50_6:I iny_51_6_aa:O iny_52_6_ad_ad_50_6:I iny_52_6_aa:O iny_53_6_ad_ad_50_6:I iny_53_6_aa:O out_ad_ad_50_6_ad_50_6:O out_ad_ad_50_6_ad_51_6:O out_ad_ad_51_6_ad_50_6:O out_ad_ad_51_6_ad_51_6:O out_ad_ad_52_6_ad_50_6:O out_ad_ad_52_6_ad_51_6:O out_aa:I out_av:I reset__B:I
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|
*.POWER VDD Vdd
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*.POWER GND GND
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*.POWER NSUB GND
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|
*.POWER PSUB Vdd
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|
xinv__buf a__x__Cel_ac1 inv__buf_aa _0_0tmpl_0_0dataflow__neuro_0_0INV_X2
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|
xXarb inx_50_6_ad_ad_50_6 inx_50_6_aa inx_51_6_ad_ad_50_6 inx_51_6_aa __r__x __a__x _0_0tmpl_0_0dataflow__neuro_0_0arbtree_32_4
|
|
xa__y__Cel __a__y a__x__Cel_ac1 __r__y reset__B reset__B _0_0tmpl_0_0dataflow__neuro_0_0A_2C_RB_X1
|
|
xXenc inx_50_6_aa inx_51_6_aa Xenc_aout_ad_50_6_ad_50_6 Xenc_aout_ad_50_6_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0dualrail__encoder_31_72_4
|
|
xYenc iny_50_6_aa iny_51_6_aa iny_52_6_aa iny_53_6_aa Yenc_aout_ad_50_6_ad_50_6 Yenc_aout_ad_50_6_ad_51_6 Yenc_aout_ad_51_6_ad_50_6 Yenc_aout_ad_51_6_ad_51_6 _0_0tmpl_0_0dataflow__neuro_0_0dualrail__encoder_32_74_4
|
|
xYarb iny_50_6_ad_ad_50_6 iny_50_6_aa iny_51_6_ad_ad_50_6 iny_51_6_aa iny_52_6_ad_ad_50_6 iny_52_6_aa iny_53_6_ad_ad_50_6 iny_53_6_aa __r__y __a__y _0_0tmpl_0_0dataflow__neuro_0_0arbtree_34_4
|
|
xa__x__Cel __a__x a__x__Cel_ac1 __r__x reset__B reset__B _0_0tmpl_0_0dataflow__neuro_0_0A_2C_RB_X1
|
|
xbuf Xenc_aout_ad_50_6_ad_50_6 Xenc_aout_ad_50_6_ad_51_6 Yenc_aout_ad_50_6_ad_50_6 Yenc_aout_ad_50_6_ad_51_6 Yenc_aout_ad_51_6_ad_50_6 Yenc_aout_ad_51_6_ad_51_6 inv__buf_aa buf_ain_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_aa out_av reset__B _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4
|
|
.ends
|
|
*---- end of process: encoder2d_simple<1,2,2,4> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::append<12,2,0> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.d.d[3].d[0] in.d.d[3].d[1] in.d.d[4].d[0] in.d.d[4].d[1] in.d.d[5].d[0] in.d.d[5].d[1] in.d.d[6].d[0] in.d.d[6].d[1] in.d.d[7].d[0] in.d.d[7].d[1] in.d.d[8].d[0] in.d.d[8].d[1] in.d.d[9].d[0] in.d.d[9].d[1] in.d.d[10].d[0] in.d.d[10].d[1] in.d.d[11].d[0] in.d.d[11].d[1] out.d.d[12].d[0]
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0append_312_72_70_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 out_ad_ad_512_6_ad_50_6
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_ad_ad_53_6_ad_50_6:I in_ad_ad_53_6_ad_51_6:I in_ad_ad_54_6_ad_50_6:I in_ad_ad_54_6_ad_51_6:I in_ad_ad_55_6_ad_50_6:I in_ad_ad_55_6_ad_51_6:I in_ad_ad_56_6_ad_50_6:I in_ad_ad_56_6_ad_51_6:I in_ad_ad_57_6_ad_50_6:I in_ad_ad_57_6_ad_51_6:I in_ad_ad_58_6_ad_50_6:I in_ad_ad_58_6_ad_51_6:I in_ad_ad_59_6_ad_50_6:I in_ad_ad_59_6_ad_51_6:I in_ad_ad_510_6_ad_50_6:I in_ad_ad_510_6_ad_51_6:I in_ad_ad_511_6_ad_50_6:I in_ad_ad_511_6_ad_51_6:I out_ad_ad_512_6_ad_50_6:O
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xin__val in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_ad_ad_53_6_ad_50_6 in_ad_ad_53_6_ad_51_6 in_ad_ad_54_6_ad_50_6 in_ad_ad_54_6_ad_51_6 in_ad_ad_55_6_ad_50_6 in_ad_ad_55_6_ad_51_6 in_ad_ad_56_6_ad_50_6 in_ad_ad_56_6_ad_51_6 in_ad_ad_57_6_ad_50_6 in_ad_ad_57_6_ad_51_6 in_ad_ad_58_6_ad_50_6 in_ad_ad_58_6_ad_51_6 in_ad_ad_59_6_ad_50_6 in_ad_ad_59_6_ad_51_6 in_ad_ad_510_6_ad_50_6 in_ad_ad_510_6_ad_51_6 in_ad_ad_511_6_ad_50_6 in_ad_ad_511_6_ad_51_6 sb_ain _0_0tmpl_0_0dataflow__neuro_0_0vtree_312_4
|
|
xsb sb_ain out_ad_ad_512_6_ad_50_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_32_4
|
|
.ends
|
|
*---- end of process: append<12,2,0> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::fifo<3,3> -----
|
|
* raw ports: in.d.d[0].d[0] in.d.d[0].d[1] in.d.d[1].d[0] in.d.d[1].d[1] in.d.d[2].d[0] in.d.d[2].d[1] in.a in.v out.d.d[0].d[0] out.d.d[0].d[1] out.d.d[1].d[0] out.d.d[1].d[1] out.d.d[2].d[0] out.d.d[2].d[1] out.a out.v reset_B
|
|
*
|
|
.subckt _0_0tmpl_0_0dataflow__neuro_0_0fifo_33_73_4 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_aa in_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_aa out_av reset__B
|
|
*.PININFO in_ad_ad_50_6_ad_50_6:I in_ad_ad_50_6_ad_51_6:I in_ad_ad_51_6_ad_50_6:I in_ad_ad_51_6_ad_51_6:I in_ad_ad_52_6_ad_50_6:I in_ad_ad_52_6_ad_51_6:I in_aa:O in_av:O out_ad_ad_50_6_ad_50_6:O out_ad_ad_50_6_ad_51_6:O out_ad_ad_51_6_ad_50_6:O out_ad_ad_51_6_ad_51_6:O out_ad_ad_52_6_ad_50_6:O out_ad_ad_52_6_ad_51_6:O out_aa:I out_av:I reset__B:I
|
|
*.POWER VDD Vdd
|
|
*.POWER GND GND
|
|
*.POWER NSUB GND
|
|
*.POWER PSUB Vdd
|
|
xreset__bufarray __reset__BX __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0sigbuf_33_4
|
|
xreset__buf __reset__BX reset__B _0_0tmpl_0_0dataflow__neuro_0_0BUF_X1
|
|
xfifo__element_50_6 in_ad_ad_50_6_ad_50_6 in_ad_ad_50_6_ad_51_6 in_ad_ad_51_6_ad_50_6 in_ad_ad_51_6_ad_51_6 in_ad_ad_52_6_ad_50_6 in_ad_ad_52_6_ad_51_6 in_aa in_av fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4
|
|
xfifo__element_51_6 fifo__element_51_6_ain_ad_ad_50_6_ad_50_6 fifo__element_51_6_ain_ad_ad_50_6_ad_51_6 fifo__element_51_6_ain_ad_ad_51_6_ad_50_6 fifo__element_51_6_ain_ad_ad_51_6_ad_51_6 fifo__element_51_6_ain_ad_ad_52_6_ad_50_6 fifo__element_51_6_ain_ad_ad_52_6_ad_51_6 fifo__element_51_6_ain_aa fifo__element_51_6_ain_av fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4
|
|
xfifo__element_52_6 fifo__element_52_6_ain_ad_ad_50_6_ad_50_6 fifo__element_52_6_ain_ad_ad_50_6_ad_51_6 fifo__element_52_6_ain_ad_ad_51_6_ad_50_6 fifo__element_52_6_ain_ad_ad_51_6_ad_51_6 fifo__element_52_6_ain_ad_ad_52_6_ad_50_6 fifo__element_52_6_ain_ad_ad_52_6_ad_51_6 fifo__element_52_6_ain_aa fifo__element_52_6_ain_av out_ad_ad_50_6_ad_50_6 out_ad_ad_50_6_ad_51_6 out_ad_ad_51_6_ad_50_6 out_ad_ad_51_6_ad_51_6 out_ad_ad_52_6_ad_50_6 out_ad_ad_52_6_ad_51_6 out_aa out_av __reset__BXX_52_6 _0_0tmpl_0_0dataflow__neuro_0_0buffer_33_4
|
|
.ends
|
|
*---- end of process: fifo<3,3> -----
|
|
*
|
|
*---- act defproc: ::tmpl::dataflow_neuro::chip_texel<14,2,4,2,4,1,2,1,2,4,4,4,8,4,5,7,5,7,3,3,4,2,4,8,16> -----
|
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xands__devmon_51_6 ands__devmon_51_6_ay ands__devmon_51_6_aa DEV__DEBUG _0_0tmpl_0_0dataflow__neuro_0_0AND2_X1
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.ends
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*
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*---- act defproc: chip_texel_test<> -----
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* raw ports: in.d[0] in.d[1] in.d[2] in.d[3] in.d[4] in.d[5] in.d[6] in.d[7] in.d[8] in.d[9] in.d[10] in.d[11] in.d[12] in.d[13] in.r in.a out.d[0] out.d[1] out.d[2] out.d[3] out.d[4] out.d[5] out.d[6] out.d[7] out.d[8] out.d[9] out.d[10] out.d[11] out.d[12] out.d[13] out.r out.a reg_data[0].d[0].d[0] reg_data[0].d[0].d[1] reg_data[0].d[1].d[0] reg_data[0].d[1].d[1] reg_data[0].d[2].d[0] reg_data[0].d[2].d[1] reg_data[0].d[3].d[0] reg_data[0].d[3].d[1] reg_data[0].d[4].d[0] reg_data[0].d[4].d[1] reg_data[0].d[5].d[0] reg_data[0].d[5].d[1] reg_data[0].d[6].d[0] reg_data[0].d[6].d[1] reg_data[0].d[7].d[0] reg_data[0].d[7].d[1] reg_data[1].d[0].d[0] reg_data[1].d[0].d[1] reg_data[1].d[1].d[0] reg_data[1].d[1].d[1] reg_data[1].d[2].d[0] reg_data[1].d[2].d[1] reg_data[1].d[3].d[0] reg_data[1].d[3].d[1] reg_data[1].d[4].d[0] reg_data[1].d[4].d[1] reg_data[1].d[5].d[0] reg_data[1].d[5].d[1] reg_data[1].d[6].d[0] reg_data[1].d[6].d[1] reg_data[1].d[7].d[0] reg_data[1].d[7].d[1] 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