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Verilog
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Verilog
module tmpl_0_0dataflow__neuro_0_0ctree_331_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iin7 , Iin8 , Iin9 , Iin10 , Iin11 , Iin12 , Iin13 , Iin14 , Iin15 , Iin16 , Iin17 , Iin18 , Iin19 , Iin20 , Iin21 , Iin22 , Iin23 , Iin24 , Iin25 , Iin26 , Iin27 , Iin28 , Iin29 , Iin30 , out, vdd, vss);
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input vdd;
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input vss;
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input Iin0 ;
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input Iin1 ;
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input Iin2 ;
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input Iin3 ;
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input Iin4 ;
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input Iin5 ;
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input Iin6 ;
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input Iin7 ;
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input Iin8 ;
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input Iin9 ;
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input Iin10 ;
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input Iin11 ;
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input Iin12 ;
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input Iin13 ;
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input Iin14 ;
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input Iin15 ;
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input Iin16 ;
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input Iin17 ;
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input Iin18 ;
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input Iin19 ;
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input Iin20 ;
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input Iin21 ;
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input Iin22 ;
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input Iin23 ;
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input Iin24 ;
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|
input Iin25 ;
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input Iin26 ;
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input Iin27 ;
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input Iin28 ;
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|
input Iin29 ;
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input Iin30 ;
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output out;
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// -- signals ---
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wire Itmp49 ;
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wire Itmp39 ;
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wire Iin27 ;
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wire Iin14 ;
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wire Iin3 ;
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wire Iin30 ;
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wire Itmp51 ;
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wire Iin21 ;
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wire Iin11 ;
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wire Itmp52 ;
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wire Iin12 ;
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wire Itmp45 ;
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wire Iin15 ;
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wire Iin7 ;
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wire Iin17 ;
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wire Itmp53 ;
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|
wire Iin9 ;
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wire Itmp46 ;
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|
wire Iin24 ;
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|
wire Iin26 ;
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wire Itmp48 ;
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wire Itmp50 ;
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|
wire Itmp37 ;
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wire Iin4 ;
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wire Iin2 ;
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wire Iin0 ;
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wire Itmp31 ;
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wire Itmp55 ;
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wire Itmp42 ;
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wire Iin16 ;
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wire Itmp54 ;
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wire Iin19 ;
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wire Iin29 ;
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wire Itmp41 ;
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wire Iin6 ;
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wire Iin1 ;
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wire Itmp34 ;
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|
wire out ;
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wire Itmp43 ;
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wire Iin18 ;
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wire Iin5 ;
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wire Itmp40 ;
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wire Iin8 ;
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wire Iin23 ;
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wire Itmp36 ;
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wire Itmp32 ;
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wire Iin13 ;
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wire Itmp33 ;
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wire Itmp44 ;
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wire Iin25 ;
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wire Itmp38 ;
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wire Itmp35 ;
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wire Iin28 ;
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wire Itmp47 ;
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wire Iin22 ;
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wire Iin20 ;
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wire Iin10 ;
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// --- instances
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A_2C_B_X1 IC2Els0 (.y(Itmp31 ), .c1(Iin0 ), .c2(Iin1 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els1 (.y(Itmp32 ), .c1(Iin2 ), .c2(Iin3 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els2 (.y(Itmp33 ), .c1(Iin4 ), .c2(Iin5 ), .vdd(vdd), .vss(vss));
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|
A_2C_B_X1 IC2Els3 (.y(Itmp34 ), .c1(Iin6 ), .c2(Iin7 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els4 (.y(Itmp35 ), .c1(Iin8 ), .c2(Iin9 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els5 (.y(Itmp36 ), .c1(Iin10 ), .c2(Iin11 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els6 (.y(Itmp37 ), .c1(Iin12 ), .c2(Iin13 ), .vdd(vdd), .vss(vss));
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|
A_2C_B_X1 IC2Els7 (.y(Itmp38 ), .c1(Iin14 ), .c2(Iin15 ), .vdd(vdd), .vss(vss));
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|
A_2C_B_X1 IC2Els8 (.y(Itmp39 ), .c1(Iin16 ), .c2(Iin17 ), .vdd(vdd), .vss(vss));
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|
A_2C_B_X1 IC2Els9 (.y(Itmp40 ), .c1(Iin18 ), .c2(Iin19 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els10 (.y(Itmp41 ), .c1(Iin20 ), .c2(Iin21 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els11 (.y(Itmp42 ), .c1(Iin22 ), .c2(Iin23 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els12 (.y(Itmp43 ), .c1(Iin24 ), .c2(Iin25 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els13 (.y(Itmp44 ), .c1(Iin26 ), .c2(Iin27 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els14 (.y(Itmp46 ), .c1(Itmp31 ), .c2(Itmp32 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els15 (.y(Itmp47 ), .c1(Itmp33 ), .c2(Itmp34 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els16 (.y(Itmp48 ), .c1(Itmp35 ), .c2(Itmp36 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els17 (.y(Itmp49 ), .c1(Itmp37 ), .c2(Itmp38 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els18 (.y(Itmp50 ), .c1(Itmp39 ), .c2(Itmp40 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els19 (.y(Itmp51 ), .c1(Itmp41 ), .c2(Itmp42 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els20 (.y(Itmp53 ), .c1(Itmp46 ), .c2(Itmp47 ), .vdd(vdd), .vss(vss));
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A_2C_B_X1 IC2Els21 (.y(Itmp54 ), .c1(Itmp48 ), .c2(Itmp49 ), .vdd(vdd), .vss(vss));
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A_3C_B_X1 IC3Els0 (.y(Itmp45 ), .c1(Iin28 ), .c2(Iin29 ), .c3(Iin30 ), .vdd(vdd), .vss(vss));
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A_3C_B_X1 IC3Els1 (.y(Itmp52 ), .c1(Itmp43 ), .c2(Itmp44 ), .c3(Itmp45 ), .vdd(vdd), .vss(vss));
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A_3C_B_X1 IC3Els2 (.y(Itmp55 ), .c1(Itmp50 ), .c2(Itmp51 ), .c3(Itmp52 ), .vdd(vdd), .vss(vss));
|
|
A_3C_B_X1 IC3Els3 (.y(out), .c1(Itmp53 ), .c2(Itmp54 ), .c3(Itmp55 ), .vdd(vdd), .vss(vss));
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endmodule |