actlib_dataflow_neuro/test/unit_tests/texel_dualcore_glue/split_modules/tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_330_713_4/netlist/verilog.v

module tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_330_713_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iin7 , Iin8 , Iin9 , Iin10 , Iin11 , Iin12 , Iin13 , Iin14 , Iin15 , Iin16 , Iin17 , Iin18 , Iin19 , Iin20 , Iin21 , Iin22 , Iin23 , Iin24 , Iin25 , Iin26 , Iin27 , Iin28 , Iin29 , Iout0 , Iout1 , Iout2 , Iout3 , Iout4 , Iout5 , Iout6 , Iout7 , Iout8 , Iout9 , Iout10 , Iout11 , Iout12 , Iout13 , Iout14 , Iout15 , Iout16 , Iout17 , Iout18 , Iout19 , Iout20 , Iout21 , Iout22 , Iout23 , Iout24 , Iout25 , Iout26 , Iout27 , Iout28 , Iout29 , vdd, vss); 
   input vdd;
   input vss;
   input Iin0 ;
   input Iin1 ;
   input Iin2 ;
   input Iin3 ;
   input Iin4 ;
   input Iin5 ;
   input Iin6 ;
   input Iin7 ;
   input Iin8 ;
   input Iin9 ;
   input Iin10 ;
   input Iin11 ;
   input Iin12 ;
   input Iin13 ;
   input Iin14 ;
   input Iin15 ;
   input Iin16 ;
   input Iin17 ;
   input Iin18 ;
   input Iin19 ;
   input Iin20 ;
   input Iin21 ;
   input Iin22 ;
   input Iin23 ;
   input Iin24 ;
   input Iin25 ;
   input Iin26 ;
   input Iin27 ;
   input Iin28 ;
   input Iin29 ;
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   

// -- signals ---
   wire Iin10 ;
   output Iout9 ;
   wire Iin0 ;
   wire Iin29 ;
   output Iout18 ;
   wire Iin17 ;
   output Iout27 ;
   wire Iin1 ;
   output Iout23 ;
   output Iout15 ;
   output Iout3 ;
   wire Iin13 ;
   wire Iin4 ;
   wire Iin16 ;
   output Iout12 ;
   output Iout11 ;
   output Iout17 ;
   output Iout29 ;
   output Iout26 ;
   output Iout21 ;
   output Iout8 ;
   output Iout25 ;
   output Iout22 ;
   wire Iin18 ;
   wire Iin12 ;
   wire Iin9 ;
   wire Iin26 ;
   output Iout24 ;
   wire Iin8 ;
   output Iout5 ;
   output Iout1 ;
   output Iout20 ;
   output Iout19 ;
   output Iout16 ;
   output Iout2 ;
   wire Iin7 ;
   wire Iin23 ;
   wire Iin21 ;
   wire Iin14 ;
   wire Iin2 ;
   wire Iin5 ;
   output Iout28 ;
   output Iout14 ;
   output Iout4 ;
   wire Iin3 ;
   output Iout0 ;
   wire Iin22 ;
   output Iout13 ;
   wire Iin28 ;
   wire Iin19 ;
   output Iout7 ;
   wire Iin27 ;
   wire Iin15 ;
   output Iout6 ;
   wire Iin6 ;
   wire Iin25 ;
   wire Iin24 ;
   wire Iin20 ;
   output Iout10 ;
   wire Iin11 ;

// --- instances
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb0  (.in(Iin0 ), .Iout0 (Iout0 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb1  (.in(Iin1 ), .Iout0 (Iout1 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb2  (.in(Iin2 ), .Iout0 (Iout2 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb3  (.in(Iin3 ), .Iout0 (Iout3 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb4  (.in(Iin4 ), .Iout0 (Iout4 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb5  (.in(Iin5 ), .Iout0 (Iout5 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb6  (.in(Iin6 ), .Iout0 (Iout6 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb7  (.in(Iin7 ), .Iout0 (Iout7 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb8  (.in(Iin8 ), .Iout0 (Iout8 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb9  (.in(Iin9 ), .Iout0 (Iout9 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb10  (.in(Iin10 ), .Iout0 (Iout10 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb11  (.in(Iin11 ), .Iout0 (Iout11 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb12  (.in(Iin12 ), .Iout0 (Iout12 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb13  (.in(Iin13 ), .Iout0 (Iout13 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb14  (.in(Iin14 ), .Iout0 (Iout14 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb15  (.in(Iin15 ), .Iout0 (Iout15 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb16  (.in(Iin16 ), .Iout0 (Iout16 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb17  (.in(Iin17 ), .Iout0 (Iout17 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb18  (.in(Iin18 ), .Iout0 (Iout18 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb19  (.in(Iin19 ), .Iout0 (Iout19 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb20  (.in(Iin20 ), .Iout0 (Iout20 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb21  (.in(Iin21 ), .Iout0 (Iout21 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb22  (.in(Iin22 ), .Iout0 (Iout22 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb23  (.in(Iin23 ), .Iout0 (Iout23 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb24  (.in(Iin24 ), .Iout0 (Iout24 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb25  (.in(Iin25 ), .Iout0 (Iout25 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb26  (.in(Iin26 ), .Iout0 (Iout26 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb27  (.in(Iin27 ), .Iout0 (Iout27 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb28  (.in(Iin28 ), .Iout0 (Iout28 ), .vdd(vdd), .vss(vss));
tmpl_0_0dataflow__neuro_0_0sigbuf_313_4 Isb29  (.in(Iin29 ), .Iout0 (Iout29 ), .vdd(vdd), .vss(vss));
endmodule