152 lines
6.2 KiB
Verilog
152 lines
6.2 KiB
Verilog
module tmpl_0_0dataflow__neuro_0_0encoder1d__simple_35_724_4(Iin0_d_d0 , Iin0_a , Iin1_d_d0 , Iin1_a , Iin2_d_d0 , Iin2_a , Iin3_d_d0 , Iin3_a , Iin4_d_d0 , Iin4_a , Iin5_d_d0 , Iin5_a , Iin6_d_d0 , Iin6_a , Iin7_d_d0 , Iin7_a , Iin8_d_d0 , Iin8_a , Iin9_d_d0 , Iin9_a , Iin10_d_d0 , Iin10_a , Iin11_d_d0 , Iin11_a , Iin12_d_d0 , Iin12_a , Iin13_d_d0 , Iin13_a , Iin14_d_d0 , Iin14_a , Iin15_d_d0 , Iin15_a , Iin16_d_d0 , Iin16_a , Iin17_d_d0 , Iin17_a , Iin18_d_d0 , Iin18_a , Iin19_d_d0 , Iin19_a , Iin20_d_d0 , Iin20_a , Iin21_d_d0 , Iin21_a , Iin22_d_d0 , Iin22_a , Iin23_d_d0 , Iin23_a , Iout_d_d0_d0 , Iout_d_d0_d1 , Iout_d_d1_d0 , Iout_d_d1_d1 , Iout_d_d2_d0 , Iout_d_d2_d1 , Iout_d_d3_d0 , Iout_d_d3_d1 , Iout_d_d4_d0 , Iout_d_d4_d1 , Iout_a , Iout_v , Isupply_vss , reset_B, vdd, vss);
|
|
input vdd;
|
|
input vss;
|
|
input Iin0_d_d0 ;
|
|
|
|
input Iin1_d_d0 ;
|
|
|
|
input Iin2_d_d0 ;
|
|
|
|
input Iin3_d_d0 ;
|
|
|
|
input Iin4_d_d0 ;
|
|
|
|
input Iin5_d_d0 ;
|
|
|
|
input Iin6_d_d0 ;
|
|
|
|
input Iin7_d_d0 ;
|
|
|
|
input Iin8_d_d0 ;
|
|
|
|
input Iin9_d_d0 ;
|
|
|
|
input Iin10_d_d0 ;
|
|
|
|
input Iin11_d_d0 ;
|
|
|
|
input Iin12_d_d0 ;
|
|
|
|
input Iin13_d_d0 ;
|
|
|
|
input Iin14_d_d0 ;
|
|
|
|
input Iin15_d_d0 ;
|
|
|
|
input Iin16_d_d0 ;
|
|
|
|
input Iin17_d_d0 ;
|
|
|
|
input Iin18_d_d0 ;
|
|
|
|
input Iin19_d_d0 ;
|
|
|
|
input Iin20_d_d0 ;
|
|
|
|
input Iin21_d_d0 ;
|
|
|
|
input Iin22_d_d0 ;
|
|
|
|
input Iin23_d_d0 ;
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
input Iout_a ;
|
|
input Iout_v ;
|
|
input Isupply_vss ;
|
|
input reset_B;
|
|
|
|
// -- signals ---
|
|
wire Iout_a ;
|
|
output Iout_d_d0_d0 ;
|
|
wire IXenc_out_d3_d1 ;
|
|
wire _r_x ;
|
|
output Iin4_a ;
|
|
output Iout_d_d3_d0 ;
|
|
output Iin16_a ;
|
|
wire Iin11_d_d0 ;
|
|
output Iout_d_d1_d0 ;
|
|
output Iin10_a ;
|
|
wire Iin10_d_d0 ;
|
|
wire Iin4_d_d0 ;
|
|
output Iin0_a ;
|
|
output Iin18_a ;
|
|
wire Iin8_d_d0 ;
|
|
output Iout_d_d1_d1 ;
|
|
wire Iin19_d_d0 ;
|
|
output Iin15_a ;
|
|
wire Iin9_d_d0 ;
|
|
output Iout_d_d2_d0 ;
|
|
wire IXenc_out_d2_d1 ;
|
|
output Iin13_a ;
|
|
output Iin22_a ;
|
|
wire Iin12_d_d0 ;
|
|
output Iin6_a ;
|
|
output Iin1_a ;
|
|
output Iout_d_d3_d1 ;
|
|
output Iin23_a ;
|
|
wire Iin16_d_d0 ;
|
|
wire IXenc_out_d0_d0 ;
|
|
wire Iin17_d_d0 ;
|
|
wire Iin13_d_d0 ;
|
|
output Iin7_a ;
|
|
output Iin14_a ;
|
|
output Iin11_a ;
|
|
wire IXenc_out_d2_d0 ;
|
|
wire Iin5_d_d0 ;
|
|
wire Iin20_d_d0 ;
|
|
wire Iin18_d_d0 ;
|
|
output Iout_d_d4_d0 ;
|
|
output Iout_d_d2_d1 ;
|
|
wire reset_B;
|
|
wire IXenc_out_d3_d0 ;
|
|
wire Iin23_d_d0 ;
|
|
output Iout_d_d4_d1 ;
|
|
wire Ibuf_in_v ;
|
|
wire IXenc_out_d0_d1 ;
|
|
wire Iin2_d_d0 ;
|
|
output Iin17_a ;
|
|
wire Iin15_d_d0 ;
|
|
wire Iin7_d_d0 ;
|
|
wire Iin6_d_d0 ;
|
|
output Iin2_a ;
|
|
output Iin19_a ;
|
|
output Iin5_a ;
|
|
wire Iin1_d_d0 ;
|
|
wire IXenc_out_d1_d1 ;
|
|
output Iin9_a ;
|
|
output Iin8_a ;
|
|
output Iin3_a ;
|
|
wire Ia_x_Cel_c1 ;
|
|
output Iout_d_d0_d1 ;
|
|
wire IXenc_out_d4_d1 ;
|
|
wire _a_x ;
|
|
wire Iin22_d_d0 ;
|
|
output Iin21_a ;
|
|
output Iin12_a ;
|
|
wire Iin14_d_d0 ;
|
|
wire Iin3_d_d0 ;
|
|
wire Isupply_vss ;
|
|
wire IXenc_out_d4_d0 ;
|
|
wire Iout_v ;
|
|
wire Iin21_d_d0 ;
|
|
output Iin20_a ;
|
|
wire Iin0_d_d0 ;
|
|
wire Iinv_buf_a ;
|
|
wire IXenc_out_d1_d0 ;
|
|
|
|
// --- instances
|
|
INV_X2 Iinv_buf (.y(Ia_x_Cel_c1 ), .a(Iinv_buf_a ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0arbtree_324_4 IXarb (.Iin0_d_d0 (Iin0_d_d0 ), .Iin0_a (Iin0_a ), .Iin1_d_d0 (Iin1_d_d0 ), .Iin1_a (Iin1_a ), .Iin2_d_d0 (Iin2_d_d0 ), .Iin2_a (Iin2_a ), .Iin3_d_d0 (Iin3_d_d0 ), .Iin3_a (Iin3_a ), .Iin4_d_d0 (Iin4_d_d0 ), .Iin4_a (Iin4_a ), .Iin5_d_d0 (Iin5_d_d0 ), .Iin5_a (Iin5_a ), .Iin6_d_d0 (Iin6_d_d0 ), .Iin6_a (Iin6_a ), .Iin7_d_d0 (Iin7_d_d0 ), .Iin7_a (Iin7_a ), .Iin8_d_d0 (Iin8_d_d0 ), .Iin8_a (Iin8_a ), .Iin9_d_d0 (Iin9_d_d0 ), .Iin9_a (Iin9_a ), .Iin10_d_d0 (Iin10_d_d0 ), .Iin10_a (Iin10_a ), .Iin11_d_d0 (Iin11_d_d0 ), .Iin11_a (Iin11_a ), .Iin12_d_d0 (Iin12_d_d0 ), .Iin12_a (Iin12_a ), .Iin13_d_d0 (Iin13_d_d0 ), .Iin13_a (Iin13_a ), .Iin14_d_d0 (Iin14_d_d0 ), .Iin14_a (Iin14_a ), .Iin15_d_d0 (Iin15_d_d0 ), .Iin15_a (Iin15_a ), .Iin16_d_d0 (Iin16_d_d0 ), .Iin16_a (Iin16_a ), .Iin17_d_d0 (Iin17_d_d0 ), .Iin17_a (Iin17_a ), .Iin18_d_d0 (Iin18_d_d0 ), .Iin18_a (Iin18_a ), .Iin19_d_d0 (Iin19_d_d0 ), .Iin19_a (Iin19_a ), .Iin20_d_d0 (Iin20_d_d0 ), .Iin20_a (Iin20_a ), .Iin21_d_d0 (Iin21_d_d0 ), .Iin21_a (Iin21_a ), .Iin22_d_d0 (Iin22_d_d0 ), .Iin22_a (Iin22_a ), .Iin23_d_d0 (Iin23_d_d0 ), .Iin23_a (Iin23_a ), .Iout_d_d0 (_r_x), .Iout_a (_a_x), .vdd(vdd), .vss(vss));
|
|
A_2C_RB_X1 Ia_x_Cel (.y(_a_x), .c1(Ia_x_Cel_c1 ), .c2(_r_x), .pr_B(reset_B), .sr_B(reset_B), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0dualrail__encoder_35_724_4 IXenc (.Iin0 (Iin0_a ), .Iin1 (Iin1_a ), .Iin2 (Iin2_a ), .Iin3 (Iin3_a ), .Iin4 (Iin4_a ), .Iin5 (Iin5_a ), .Iin6 (Iin6_a ), .Iin7 (Iin7_a ), .Iin8 (Iin8_a ), .Iin9 (Iin9_a ), .Iin10 (Iin10_a ), .Iin11 (Iin11_a ), .Iin12 (Iin12_a ), .Iin13 (Iin13_a ), .Iin14 (Iin14_a ), .Iin15 (Iin15_a ), .Iin16 (Iin16_a ), .Iin17 (Iin17_a ), .Iin18 (Iin18_a ), .Iin19 (Iin19_a ), .Iin20 (Iin20_a ), .Iin21 (Iin21_a ), .Iin22 (Iin22_a ), .Iin23 (Iin23_a ), .Iout_d0_d0 (IXenc_out_d0_d0 ), .Iout_d0_d1 (IXenc_out_d0_d1 ), .Iout_d1_d0 (IXenc_out_d1_d0 ), .Iout_d1_d1 (IXenc_out_d1_d1 ), .Iout_d2_d0 (IXenc_out_d2_d0 ), .Iout_d2_d1 (IXenc_out_d2_d1 ), .Iout_d3_d0 (IXenc_out_d3_d0 ), .Iout_d3_d1 (IXenc_out_d3_d1 ), .Iout_d4_d0 (IXenc_out_d4_d0 ), .Iout_d4_d1 (IXenc_out_d4_d1 ), .Isupply_vss (Isupply_vss ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0buffer_35_4 Ibuf (.Iin_d_d0_d0 (IXenc_out_d0_d0 ), .Iin_d_d0_d1 (IXenc_out_d0_d1 ), .Iin_d_d1_d0 (IXenc_out_d1_d0 ), .Iin_d_d1_d1 (IXenc_out_d1_d1 ), .Iin_d_d2_d0 (IXenc_out_d2_d0 ), .Iin_d_d2_d1 (IXenc_out_d2_d1 ), .Iin_d_d3_d0 (IXenc_out_d3_d0 ), .Iin_d_d3_d1 (IXenc_out_d3_d1 ), .Iin_d_d4_d0 (IXenc_out_d4_d0 ), .Iin_d_d4_d1 (IXenc_out_d4_d1 ), .Iin_a (Iinv_buf_a ), .Iin_v (Ibuf_in_v ), .Iout_d_d0_d0 (Iout_d_d0_d0 ), .Iout_d_d0_d1 (Iout_d_d0_d1 ), .Iout_d_d1_d0 (Iout_d_d1_d0 ), .Iout_d_d1_d1 (Iout_d_d1_d1 ), .Iout_d_d2_d0 (Iout_d_d2_d0 ), .Iout_d_d2_d1 (Iout_d_d2_d1 ), .Iout_d_d3_d0 (Iout_d_d3_d0 ), .Iout_d_d3_d1 (Iout_d_d3_d1 ), .Iout_d_d4_d0 (Iout_d_d4_d0 ), .Iout_d_d4_d1 (Iout_d_d4_d1 ), .Iout_a (Iout_a ), .Iout_v (Iout_v ), .reset_B(reset_B), .vdd(vdd), .vss(vss));
|
|
endmodule |