23 lines
568 B
Verilog
23 lines
568 B
Verilog
module tmpl_0_0dataflow__neuro_0_0ortree_34_4(Iin0 , Iin1 , Iin2 , Iin3 , out, vdd, vss);
|
|
input vdd;
|
|
input vss;
|
|
input Iin0 ;
|
|
input Iin1 ;
|
|
input Iin2 ;
|
|
input Iin3 ;
|
|
output out;
|
|
|
|
// -- signals ---
|
|
wire Iin1 ;
|
|
wire out ;
|
|
wire Iin3 ;
|
|
wire Itmp5 ;
|
|
wire Iin0 ;
|
|
wire Itmp4 ;
|
|
wire Iin2 ;
|
|
|
|
// --- instances
|
|
OR2_X1 Ior2s0 (.y(Itmp4 ), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s1 (.y(Itmp5 ), .a(Iin2 ), .b(Iin3 ), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior2s2 (.y(out), .a(Itmp4 ), .b(Itmp5 ), .vdd(vdd), .vss(vss));
|
|
endmodule |