26 lines
812 B
Verilog
26 lines
812 B
Verilog
module tmpl_0_0dataflow__neuro_0_0arbiter__handshake(Iin1_d_d0 , Iin1_a , Iin2_d_d0 , Iin2_a , Iout_d_d0 , Iout_a , vdd, vss);
|
|
input vdd;
|
|
input vss;
|
|
input Iin1_d_d0 ;
|
|
|
|
input Iin2_d_d0 ;
|
|
|
|
|
|
input Iout_a ;
|
|
|
|
// -- signals ---
|
|
output Iout_d_d0 ;
|
|
wire Iin1_d_d0 ;
|
|
wire Iout_a ;
|
|
wire _y1_arb ;
|
|
wire _y2_arb ;
|
|
output Iin2_a ;
|
|
wire Iin2_d_d0 ;
|
|
output Iin1_a ;
|
|
|
|
// --- instances
|
|
A_2C_B_X1 Iack_cell1 (.y(Iin1_a ), .c1(Iout_a ), .c2(_y1_arb), .vdd(vdd), .vss(vss));
|
|
ARBITER Iarbiter (.a(Iin1_d_d0 ), .b(Iin2_d_d0 ), .c(Iin2_a ), .d(Iin1_a ), .y1(_y1_arb), .y2(_y2_arb), .vdd(vdd), .vss(vss));
|
|
A_2C_B_X1 Iack_cell2 (.y(Iin2_a ), .c1(Iout_a ), .c2(_y2_arb), .vdd(vdd), .vss(vss));
|
|
OR2_X1 Ior_cell (.y(Iout_d_d0 ), .a(_y1_arb), .b(_y2_arb), .vdd(vdd), .vss(vss));
|
|
endmodule |