88 lines
4.0 KiB
Verilog
88 lines
4.0 KiB
Verilog
module tmpl_0_0dataflow__neuro_0_0dualrail__encoder_34_715_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iin7 , Iin8 , Iin9 , Iin10 , Iin11 , Iin12 , Iin13 , Iin14 , Iout_d0_d0 , Iout_d0_d1 , Iout_d1_d0 , Iout_d1_d1 , Iout_d2_d0 , Iout_d2_d1 , Iout_d3_d0 , Iout_d3_d1 , Isupply_vss , vdd, vss);
|
|
input vdd;
|
|
input vss;
|
|
input Iin0 ;
|
|
input Iin1 ;
|
|
input Iin2 ;
|
|
input Iin3 ;
|
|
input Iin4 ;
|
|
input Iin5 ;
|
|
input Iin6 ;
|
|
input Iin7 ;
|
|
input Iin8 ;
|
|
input Iin9 ;
|
|
input Iin10 ;
|
|
input Iin11 ;
|
|
input Iin12 ;
|
|
input Iin13 ;
|
|
input Iin14 ;
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
input Isupply_vss ;
|
|
|
|
// -- signals ---
|
|
wire Iin14 ;
|
|
wire Iin9 ;
|
|
wire I_inX2 ;
|
|
wire Iin2 ;
|
|
wire I_inX1 ;
|
|
wire I_inX13 ;
|
|
wire I_inX6 ;
|
|
wire I_inX11 ;
|
|
wire Iin10 ;
|
|
wire I_inX0 ;
|
|
wire Iin0 ;
|
|
output Iout_d3_d0 ;
|
|
wire Itielo3_y ;
|
|
wire Iin6 ;
|
|
output Iout_d1_d1 ;
|
|
output Iout_d1_d0 ;
|
|
wire I_inX5 ;
|
|
wire Isupply_vss ;
|
|
output Iout_d2_d0 ;
|
|
wire I_inX4 ;
|
|
wire I_inX10 ;
|
|
output Iout_d0_d1 ;
|
|
wire I_inX3 ;
|
|
wire Iin1 ;
|
|
wire I_inX8 ;
|
|
wire Iin13 ;
|
|
wire Iin8 ;
|
|
wire Itielo1_y ;
|
|
wire I_inX9 ;
|
|
wire Itielo0_y ;
|
|
wire Iin5 ;
|
|
wire Iin4 ;
|
|
wire Iin11 ;
|
|
wire Iin3 ;
|
|
output Iout_d2_d1 ;
|
|
wire Iin7 ;
|
|
output Iout_d3_d1 ;
|
|
wire I_inX14 ;
|
|
wire I_inX12 ;
|
|
wire Iin12 ;
|
|
output Iout_d0_d0 ;
|
|
wire Itielo2_y ;
|
|
wire I_inX7 ;
|
|
|
|
// --- instances
|
|
TIELO_X1 Itielo0 (.y(Itielo0_y ), .vdd(vdd), .vss(vss));
|
|
TIELO_X1 Itielo1 (.y(Itielo1_y ), .vdd(vdd), .vss(vss));
|
|
TIELO_X1 Itielo2 (.y(Itielo2_y ), .vdd(vdd), .vss(vss));
|
|
TIELO_X1 Itielo3 (.y(Itielo3_y ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_t0 (.Iin0 (I_inX1 ), .Iin1 (I_inX3 ), .Iin2 (I_inX5 ), .Iin3 (I_inX7 ), .Iin4 (I_inX9 ), .Iin5 (I_inX11 ), .Iin6 (I_inX13 ), .Iin7 (Itielo0_y ), .out(Iout_d0_d1 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_t1 (.Iin0 (I_inX2 ), .Iin1 (I_inX3 ), .Iin2 (I_inX6 ), .Iin3 (I_inX7 ), .Iin4 (I_inX10 ), .Iin5 (I_inX11 ), .Iin6 (I_inX14 ), .Iin7 (Itielo1_y ), .out(Iout_d1_d1 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_t2 (.Iin0 (I_inX4 ), .Iin1 (I_inX5 ), .Iin2 (I_inX6 ), .Iin3 (I_inX7 ), .Iin4 (I_inX12 ), .Iin5 (I_inX13 ), .Iin6 (I_inX14 ), .Iin7 (Itielo2_y ), .out(Iout_d2_d1 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_t3 (.Iin0 (I_inX8 ), .Iin1 (I_inX9 ), .Iin2 (I_inX10 ), .Iin3 (I_inX11 ), .Iin4 (I_inX12 ), .Iin5 (I_inX13 ), .Iin6 (I_inX14 ), .Iin7 (Itielo3_y ), .out(Iout_d3_d1 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_f0 (.Iin0 (I_inX0 ), .Iin1 (I_inX2 ), .Iin2 (I_inX4 ), .Iin3 (I_inX6 ), .Iin4 (I_inX8 ), .Iin5 (I_inX10 ), .Iin6 (I_inX12 ), .Iin7 (I_inX14 ), .out(Iout_d0_d0 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_f1 (.Iin0 (I_inX0 ), .Iin1 (I_inX1 ), .Iin2 (I_inX4 ), .Iin3 (I_inX5 ), .Iin4 (I_inX8 ), .Iin5 (I_inX9 ), .Iin6 (I_inX12 ), .Iin7 (I_inX13 ), .out(Iout_d1_d0 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_f2 (.Iin0 (I_inX0 ), .Iin1 (I_inX1 ), .Iin2 (I_inX2 ), .Iin3 (I_inX3 ), .Iin4 (I_inX8 ), .Iin5 (I_inX9 ), .Iin6 (I_inX10 ), .Iin7 (I_inX11 ), .out(Iout_d2_d0 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0ortree_38_4 Iors_f3 (.Iin0 (I_inX0 ), .Iin1 (I_inX1 ), .Iin2 (I_inX2 ), .Iin3 (I_inX3 ), .Iin4 (I_inX4 ), .Iin5 (I_inX5 ), .Iin6 (I_inX6 ), .Iin7 (I_inX7 ), .out(Iout_d3_d0 ), .vdd(vdd), .vss(vss));
|
|
tmpl_0_0dataflow__neuro_0_0sigbuf__boolarray_315_74_4 Isb_in (.Iin0 (Iin0 ), .Iin1 (Iin1 ), .Iin2 (Iin2 ), .Iin3 (Iin3 ), .Iin4 (Iin4 ), .Iin5 (Iin5 ), .Iin6 (Iin6 ), .Iin7 (Iin7 ), .Iin8 (Iin8 ), .Iin9 (Iin9 ), .Iin10 (Iin10 ), .Iin11 (Iin11 ), .Iin12 (Iin12 ), .Iin13 (Iin13 ), .Iin14 (Iin14 ), .Iout0 (I_inX0 ), .Iout1 (I_inX1 ), .Iout2 (I_inX2 ), .Iout3 (I_inX3 ), .Iout4 (I_inX4 ), .Iout5 (I_inX5 ), .Iout6 (I_inX6 ), .Iout7 (I_inX7 ), .Iout8 (I_inX8 ), .Iout9 (I_inX9 ), .Iout10 (I_inX10 ), .Iout11 (I_inX11 ), .Iout12 (I_inX12 ), .Iout13 (I_inX13 ), .Iout14 (I_inX14 ), .vdd(vdd), .vss(vss));
|
|
endmodule |