actlib_dataflow_neuro/test/unit_tests/texel_dualcore_glue/split_modules/tmpl_0_0dataflow__neuro_0_0andtree_39_4/netlist/verilog.v

module tmpl_0_0dataflow__neuro_0_0andtree_39_4(Iin0 , Iin1 , Iin2 , Iin3 , Iin4 , Iin5 , Iin6 , Iin7 , Iin8 , out, vdd, vss); 
   input vdd;
   input vss;
   input Iin0 ;
   input Iin1 ;
   input Iin2 ;
   input Iin3 ;
   input Iin4 ;
   input Iin5 ;
   input Iin6 ;
   input Iin7 ;
   input Iin8 ;
   output out;

// -- signals ---
   wire Iin3 ;
   wire out ;
   wire Iin0 ;
   wire Iin6 ;
   wire Itmp12 ;
   wire Iin5 ;
   wire Iin2 ;
   wire Iin8 ;
   wire Iin4 ;
   wire Iin1 ;
   wire Itmp9 ;
   wire Itmp14 ;
   wire Itmp13 ;
   wire Itmp11 ;
   wire Itmp10 ;
   wire Iin7 ;

// --- instances
AND3_X1 Iand3s0  (.y(Itmp12 ), .a(Iin6 ), .b(Iin7 ), .c(Iin8 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s0  (.y(Itmp9 ), .a(Iin0 ), .b(Iin1 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s1  (.y(Itmp10 ), .a(Iin2 ), .b(Iin3 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s2  (.y(Itmp11 ), .a(Iin4 ), .b(Iin5 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s3  (.y(Itmp13 ), .a(Itmp9 ), .b(Itmp10 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s4  (.y(Itmp14 ), .a(Itmp11 ), .b(Itmp12 ), .vdd(vdd), .vss(vss));
AND2_X1 Iand2s5  (.y(out), .a(Itmp13 ), .b(Itmp14 ), .vdd(vdd), .vss(vss));
endmodule